標題: CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台 [打印本頁] 作者: masonchung 時間: 2007-5-27 12:44 AM 標題: CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台 隨著設計複雜度的提高， 實現電路所需的' z2 j+ @4 \ x' m
閘數隨著增加，伴隨所需之輸入測試樣本也就越/ N7 T S; {/ J# ^
多，而如何在短時間內完成功能驗證(Functional 6 g" }. m: J( EVerifi cation)就成為整個設計流程的關鍵所在。傳統& ^ K2 I% C0 G9 n [7 @& w- o
電路設計功能驗證方法是以RTL電路模擬軟體為基$ \& K2 j. w/ i6 i
礎。但隨著設計複雜度的增加，傳統RTL電路模擬 1 w0 D4 S; K% {+ j3 p' T( L8 T% y方式需要用電腦去計算更多的邏輯閘，需要更多的; O7 K/ q- l c* d* Z! w
模擬時間，以致於模擬驗證成為整個設計流程中最 6 b/ D7 P- i: E* V; L費時的一環，進而成為設計流程的瓶頸。國家晶片5 o: J K5 k, S+ `+ v, L4 L$ ?" y: ~
系統設計中心(CIC)為縮短SoC/IP驗證時程，引進了9 S, V2 Y6 f% P
Aptix公司之System Explorer-MP4CF硬體仿真平台9 f; h6 \ s% j# Z7 F: k. O, B
作為模擬加速器(Simulation Accelerator)，以提供& c8 I0 ~2 Z6 A( D
更有效率的雛型驗證仿真平台。該SoC/IP雛型驗證 * `+ e6 N5 w0 ?8 G& N! k1 y: m仿真平台功能雖強大，但操作流程卻需整合了眾多 % d: N8 e# v I4 s# e, C1 I z+ V5 H$ u* d9 {
. }& T2 y1 _2 d; g9 F2 X[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]作者: _eric 時間: 2007-5-31 09:29 AM
what's the attachment? paper from CIC? I wanna down it作者: sieg70 時間: 2007-5-31 03:14 PM
what what what what what what what what?8 B; `: n& O) s: R# c
0 u. j& H7 B, K0 N; t) ?
看來附檔是國研院刊物的技術報告了4 O; M3 Q! C: Y2 b j3 S+ o
7 y8 M+ W6 w; s4 F主文是講 Aptix 這一台掛掉一半的平台 1 ^8 I/ q0 T$ m/ O: a4 a雖說可以用來作系統驗證, 不過, 感覺還是不如ARM原廠給的 Integrator或是Versatile platform方便7 a0 H) |! D1 i4 ]4 n9 x: T# ^
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主要特色是能擴充其FPGA模組, 用N棵FPGA模組去驗證一個百萬gate數的IP 2 w3 }6 D" e# F1 ?; k提供了一個軟體可把這個IP給partition到這N棵FPGA! f! G, l& D* O- m
但整個design flow還是要靠ISE及FPGA synthesizer才能work. k5 e( s; ?$ V2 Z5 a8 @/ W
整個flow感覺有點勞師動眾的 9 l. T* _# c7 y7 T4 w9 S/ A7 x0 w& q
但若設計的IP真有那麼大也不失為一個選擇) A+ G2 e' \7 n' X" C
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只是在現在FPGA容量越作越大, Aptix上的FPGA模組記得是用Xilinx V2系列 : }+ k4 }9 F8 I* v7 t; T b所以去學這東東的價值就很值的商確了& A) d D/ w# C
4 b- z. r, p' I4 @0 ^$ ?& K7 M[ 本帖最後由 sieg70 於 2007-5-31 03:22 PM 編輯 ]