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標題: 如何讓 current mirror 做的比較準確? [打印本頁]
作者: mt7344    時間: 2007-7-3 09:16 AM
標題: 如何讓 current mirror 做的比較準確?
當 current mirror 呈現 1:200 的放大倍率時,( a6 q$ x4 {+ K0 [9 B; M
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
9 {4 d# L3 M: o$ p3 _  A因為  process 變異的關係, 所以這一部分的誤差還相當大!# Z5 W- a* C& S1 `3 `6 W# q; Q
該如何避免?! I* u- {( T& k) \4 u# i
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?" C$ ^3 O- A3 e& j
該如何克服?
作者: andywu    時間: 2007-7-4 05:12 PM
可以試試用casecode的方式, L& z8 h  D" O; `7 e! I
! Z* c/ L; C% w4 F
不過之後的layout才是重點核心的部分8 G* [* b, K: F; e" V
& P) w! _; Z* Z) ~; S( E9 S
作者: yuchi    時間: 2007-7-4 11:18 PM
1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
/ z. |( X/ ]; S: p3 @   各channel再做1:20(1:50,2:100)8 j& i5 {% z0 p1 N0 d' b$ G
2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
0 D: M, U  {& Y# m/ _! R; Q& \   calibration cycle
- Y9 C. r. ]2 A9 m& e# v3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
6 R  V  ?0 w: i8 H' m4.元件的L,W 也要選安全一點的range
作者: mt7344    時間: 2007-7-5 09:17 AM
1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!# T. D4 |5 U' v+ y
2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
& h! o( S6 r# q. [9 l3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!% P& \8 M" O8 t+ x
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!
作者: li202    時間: 2007-7-27 05:48 PM
先把八個channel做相互做match  o  U; R6 m! E1 p7 r. D
再用一顆OP取其中一個channel電壓做鎖定
" e, p/ m4 Z4 Y$ ]
- l" w+ W6 y& _( Z提供一點個人意見
作者: nezkax    時間: 2007-8-23 11:25 PM
這個問題在 LED driver 會常常遇到) r4 g0 a$ M( x
# d3 N& {; Y2 ^
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
1 ?* U" o) F: n. K0 v然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知8 V) g  r  t3 W9 G! X0 G! o3 e
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]( ^1 U0 K& u+ W# z* t9 D4 ?
鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
6 v2 }* l7 E0 [# H: Q+ ?0 m- U另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
* b  c3 `+ |: j6 H1 U, n並減短設定時間
7 q5 d, m) I3 I" O* u6 B  f4 A- e6 `$ P8 @9 u
channel 跟 channel 之間的差異定義為 bit-to-bit error: n1 B. \8 m3 `4 [
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題: x2 C" ^4 O+ z+ Y( I, X3 D: @
! G" ]+ ?7 S- I$ [0 {
至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
5 _% U% ?* K' H( z* z5 v此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
. m$ o$ V3 l! s0 o
0 ?! b. V" I4 R' ^7 |( K; S) d溫度所引起的電流變化, 主要是改變了 VTH(T)
4 e: X) P) H" Z9 n& x% _0 ?& {' B這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
* j. e) s' Q" p7 l然而, 溫度方面較麻煩的難題在於 package 的選定,
, M5 H2 e! l+ s- z8 J/ B3 n# n在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,! c. P8 c5 P0 b$ ^4 c7 y* A
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)8 t5 b$ L! X" w6 o* q: L. R
選用的 theta(j-a) 必須確保在- t4 J2 j5 G" _9 N
typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
' y9 s5 g! o# \% v' Y5 S選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal
作者: ecalfs    時間: 2009-5-1 02:08 PM
除了電路設計解決外,  Layout亦是關鑑7 t  Z7 ^: `0 U% F& ]

) }: }  J: r$ O9 M1. layout 單元化(Unit) 以此單元倍增減
3 M7 |0 a- u/ ]6 D2 Z! j2. 元件W/L盡可能最大化 W>5um, L>3um或更大: {  A- L/ N1 h5 ?
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...
作者: bossen777    時間: 2022-10-12 07:55 PM
謝謝大大無私的分享，感恩



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