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標題: supply clamp and I/O clamp ESD [打印本頁]
作者: ywliaob    時間: 2007-8-1 02:36 PM
標題: supply clamp and I/O clamp ESD
Supply clamp ESD need to  consider both holding and trigger voltage  `" O) L  J8 N$ _3 }
I/O device clamp ESD need to consider only tyigger voltage2 J+ c; y2 j( O& x9 G
( A+ i9 i, B2 m; v! V/ i
請問這是為什麼?有誰願意解釋一下
9 |& D4 \% k8 _# w感激不盡
作者: m851055    時間: 2007-8-1 09:10 PM
I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage
作者: ywliaob    時間: 2007-8-13 03:26 PM
謝謝你的解答 總算瞭解囉∼∼
1 C/ O( O* c# E) s/ E再請教一下: _# Z1 _' `+ V# X
假如已經有對VSS與VDD的ESD 保護電路9 l8 c) I8 u- a' H
還要需power clamp電路嗎???
作者: skyboy    時間: 2007-8-22 09:16 PM
您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad) o4 b' S' B1 i. Z
裡做這個 device??  J1 I3 ~- i' H3 Y

+ k( [+ a3 B7 p, k. Q! B曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
" `+ @6 F  q, T& L% p全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
/ J2 o. C+ _( B7 q$ C2 {5 d; q可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
% W: S+ j$ C& s; j& C  {power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外," a, ?! ?; Z, k
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
3 d9 D. O& w! y' e8 j2 k' H  ^6 v5 I+ f. q  H6 @( {0 M
寫了一堆, 不知道是不是您要問的問題...
作者: ywliaob    時間: 2007-8-28 12:08 PM
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
9 S2 j# ]/ a1 s" y" n- `經過你的解釋總算比較清楚~~
+ k+ ^; V  j" s感恩~~
作者: scy8080    時間: 2008-3-13 06:08 PM
原帖由 ywliaob 於 2007-8-28 12:08 PM 發表 & ]* @" @4 B' s7 ~1 F/ P
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device3 ?( H6 L. X, K8 j4 j5 i6 C) u6 c
經過你的解釋總算比較清楚~~: g8 a2 S) V3 u# o+ @
感恩~~

; D+ G/ E" z  p  i) A$ w! W$ G0 |3 d% U4 ]0 _  ]
0 @2 Q" K1 K4 ~, E3 q; B
如果fab没有相关的designrule,经验值是多少？
作者: odim    時間: 2008-3-20 09:56 PM
foundry的guideline基本上是1000um放一個,5 ]9 u! b" j+ E9 G
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
9 h6 o% ~/ s* z( J  s7 I而更先進的製程進一步規定需小於1 Ohm.
作者: ritafung    時間: 2008-4-12 01:10 AM
請問你們使用哪一種類型的I/O cell設計?
% ]$ U+ V" _& I& f7 p) g
' G; W/ B. X( Y; `/ l1) Local cell (PDIO + NDIO) + RC trigger clamp" Z! q) T: m% G! {) `4 G6 w8 ]
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
* z+ f  P; }$ o3) Purely GGNMOS
: w1 M4 Y' Q: d* I6 E4 Z- s
0 a0 A' ~6 V* b1 V/ Q6 F6 I& r* YFor RC trigger clamp, how much RC do you design? My company needs 4KV HBM.
作者: cthsu1    時間: 2008-9-8 11:15 PM
標題: 回復 8# 的帖子
看是哪一家製程  ?5 V3 e! |; N" F
RC設計大於 100ns 小於 1us 即可
3 J" E7 Y6 L- V; U" C# l7 V4kV 的話  NMOS 要化大一些
作者: semico_ljj    時間: 2008-10-23 09:54 AM
原帖由 odim 於 2008-3-20 09:56 PM 發表 : S* l2 [7 B. E& \: ?9 w. @9 ]' F% Q" \
foundry的guideline基本上是1000um放一個,3 h+ U" Y  O% s2 s  W2 X$ I8 e
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
" `, R. G" t9 a$ h2 ~; |而更先進的製程進一步規定需小於1 Ohm.

1 v9 a$ P4 m& v  `) M: T+ G0 W/ H! L- q- c% t6 \
这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！
作者: semico_ljj    時間: 2008-10-23 10:00 AM
原帖由 cthsu1 於 2008-9-8 11:15 PM 發表 7 J0 {9 b& p, z$ E2 H9 m7 b
看是哪一家製程4 v$ P9 @4 j1 l: ~1 w
RC設計大於 100ns 小於 1us 即可
3 C/ |3 q5 z3 @* h' w4kV 的話  NMOS 要化大一些

$ x9 ^. p; ^. y+ M2 V4 a0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………
作者: ritafung    時間: 2008-10-23 12:20 PM
我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...9 A( ?% R0 B: h7 }  U
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~
作者: semico_ljj    時間: 2008-10-30 02:55 PM
0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！



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