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標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？ [打印本頁]
作者: sohappy    時間: 2007-9-6 10:25 PM
標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？
我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就' L5 M+ z0 W" |! H
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一2 w4 \7 V6 f( U7 s# U$ h% \0 g
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多  l6 M$ l, c3 n- ^
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！) j; C1 W/ n$ e. n" b
错误如下：
! ?# `/ V! ?7 v- R( p5 F9 N$ R7 [5 w# h! m( \; c: Z
: L3 S& u' T5 o; f2 r( s
# errors Violated Rules/ ?: T$ g5 |+ [; C9 h7 @
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
! f# k$ R: q1 |1   Figure Causing Multiple Stamped Connections
/ }! n% j0 {* s/ r' T% ?- o, r$ e$ \+ c1   Figure Having Multiple Stamped Connections7 h8 s% Q* T) G; H  ?! K  _- i
4   Label/Pin is on a net with a different name# k0 t9 ~0 v1 V# \' a, f, D9 ?) X+ R
1   M1R1 Minimum density of MET1 area [%] =30
* A+ J# F$ e4 F" u1   M2R1 Minimum density of MET2 area [%] =30! e. S2 @  j- v% g2 h  i
1   M3R1 Minimum density of MET3 area [%] =30# D) Y! j/ `1 o/ o- w; K+ u# K; E
1   M4R1 Minimum density of MET4 area [%] =30! u7 {% a( k: }# m3 `" o
1   POC1 Minimum POLY1 to DIFF spacing = 0.2- R3 O# h8 s7 p# p) O& ~+ `/ h$ ^
13 Total errors found
作者: m851055    時間: 2007-9-7 12:09 AM
1   M1R1 Minimum density of MET1 area [%] =305 m2 D, a3 Z8 \+ Z- N
-->MET1佔總面積須超過30%
  q, J0 ~% @) `4 \/ \
, J$ j" v& Q- Q! F1   M2R1 Minimum density of MET2 area [%] =30  s9 ~& `- C9 {0 I& `
6 J9 J* R& [" H( i+ l- a/ L1 L
-->MET2佔總面積須超過30%# W* [' S; P  @! ~. k
# H+ Y. S  c; Y' O, h  l9 E
1   M3R1 Minimum density of MET3 area [%] =30
  i* M5 _; M4 \
: r8 }& Z& W( Y, }$ W& U-->MET3佔總面積須超過30%
; \% F- @9 e+ h" Z! y- X
1 H% s% l3 c8 G! K1   M4R1 Minimum density of MET4 area [%] =30
0 O: o/ b9 u" u
. `6 O; G' ~4 B+ f+ E-->MET4佔總面積須超過30%
, q0 m3 M6 Q" J0 n( F" j9 r
0 e+ U, \% U+ `% S1   POC1 Minimum POLY1 to DIFF spacing = 0.2
3 Y* v5 a) r& T9 |2 F1 @
  }  F' n9 C) f. X9 `/ F; b--->Poly to Active的spacing須大於0.2um
作者: Oo海闊天空oO    時間: 2007-9-7 08:20 AM
--------------------------------------------------------------------------------------------------------
- z6 ^& C/ F/ e8 T: d- V1   M1R1 Minimum density of MET1 area [%] =30
5 y, E: e  M+ ?1   M2R1 Minimum density of MET2 area [%] =30+ g8 W% l* Q2 |" ]% h
1   M3R1 Minimum density of MET3 area [%] =30) s7 V, @% B3 ~9 C- K5 ]: O9 z
1   M4R1 Minimum density of MET4 area [%] =30
' [! \  n0 S0 P6 A1   POC1 Minimum POLY1 to DIFF spacing = 0.2: A0 z; o1 [2 {+ ]2 I+ s. f
-------------------------------------------------------------------------------------------------------
8 F, y8 w4 H5 H) w3 Z7 q" Q) Z這些只是密度的問題...# w  Y4 o, u' Z. R5 d" S  L( X3 r
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
- n6 E/ P& g8 `& {) H: I但若您沒有要下線tap-out的話..這些應該是不需要考慮...
3 J8 f0 G. v. [! p' B( p但如果你要避免的話...
5 J  _; D5 _" j5 p* P可以自行自做一個dummycell..- I8 v4 Y$ A% l$ K
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
( N) ?4 H5 p1 i% [) s, M就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...5 b8 Q. h! C8 J( e
利用這個cell...將使用密度捕齊即可...
6 W; {5 ~- U! p% ~6 B5 W# q
' y! U& k6 i. U2 c! T
  e: _3 e; W  e2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20& ?, s) ?2 H2 }( N
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..2 t) |9 a% w3 Y. a8 h
    在發生錯誤的地方...多補一點Body應該就可以了...
/ p( z) p7 u2 E/ U1 j
- U( P, ?, f! t, ~3 s2 E---------------------------------------------------------------------------
% L, M+ G9 l/ y+ ]; T7 e2 D4 B9 d" R1   Figure Causing Multiple Stamped Connections) @1 G; i9 {; o0 D  {) M
1   Figure Having Multiple Stamped Connections) `% E0 e5 O- P' y% u
4   Label/Pin is on a net with a different name% W! p" i9 n8 g5 F  T' @) J% I
---------------------------------------------------------------------------# [1 Q4 }/ [" W9 \. U8 k& R; a
這些應該都是相同的問題....6 e5 p! ]: P' z6 B5 K) N9 O( v4 h
應該是你當初layout的時候...PIN腳沒有用好...8 i/ _& {" l; p4 N, D& i( p4 N  X
造成重複命名...
& h9 v: Z3 R5 D$ j! _建議先檢查你的電路圖後...在比對你layout內的PIN腳..! Y/ |' B3 P/ ^
是否有重複命名..
作者: wlyi0928    時間: 2007-9-8 12:08 AM
這裡應該是您把DRC和LVS的error放一起講了,: }! w! z4 H7 R( A# p3 f0 E* Y4 |
我把兩種error分開來解釋好了.6 w  z- s; {& |+ C
以下先講DRC的error.: p% R. Q& F) |
  `2 X3 m4 e1 J6 h4 A8 W3 H; @' R0 W
====================DRC Error=====================" g6 K* R6 L. x2 D) k
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
, d2 g* h9 X5 E9 R, o. U" C: j8 c
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
/ O3 y) X: W) b& p9 |此類錯誤在DRC驗證時就會出現了,
* ?. u+ _  E/ U2 \3 c不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,- K5 J" n6 R6 [& q6 q
只是我自己把它歸在DRC Error而已.$ G: ^2 @  }9 A, j. a
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
- B# b. Z  s9 s) ?/ S7 F) {如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
+ \; e2 a5 G1 L, w但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.4 P( @1 }: Y* e  _0 m; `
+ q+ |! v% ?! x0 `. g1 j1 p$ r
1   M1R1 Minimum density of MET1 area [%] =30
% E$ a' P# {* K% S3 g9 z1   M2R1 Minimum density of MET2 area [%] =304 O2 H) T5 k6 _# L) a6 U! |
1   M3R1 Minimum density of MET3 area [%] =30
* p/ a; h% u3 Q; v* |, o1 ]1   M4R1 Minimum density of MET4 area [%] =30, [# x: x6 }2 }6 c' F# W

  u9 x8 h! m4 v以上四條, 同樣如海闊天空大大所說, 為metal density的問題.# a- N9 M4 j( s' E! I
為確保製程良率, foundry通常會制定這樣的rule,; R& p& j6 E6 x6 |+ j! c
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",. D6 Z& m/ A% y# U8 ^- v
以及要用來補metal density的dummy cell的size及其所需間隔的space,. W, ?$ E1 g! b& s
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
" n' [% v. i0 \- A* Y! U5 f應該在蠻後面的地方, 您可以翻Design Rule看看.
3 D7 b$ w( V- D3 q8 B) [! O6 Q: j- `. V9 a# m0 n4 E
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
% p! z- R7 U- v7 x) R1 F! `5 @- z4 L- y) t' [# N- b8 ^2 |
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,6 K8 |9 i4 r; n7 v1 j
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
1 h7 w9 r8 A2 i' r' y個人猜想, 以及根據經驗的猜測呢...
2 w2 @! f+ n; K$ A$ X3 N很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
! N3 H, u' l3 W1 h: N# H$ x或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
* x& p( Q& ]/ l8 R# ^而此點與上述的metal density無關, 是一定要修改的DRC Error.
- m* S( b( L8 B0 \+ ]$ [+ @
  d+ n+ K7 i, ?1 R4 F====================LVS Error=====================
7 F6 b' p0 d0 v  p8 R再來是LVS的Error:# O* \/ }2 x- @* x+ `% M& |( H
/ g/ p& s: s1 C  _
4   Label/Pin is on a net with a different name7 r9 ]! R& b7 ~, K/ {% S7 ~

0 [; k2 z2 e+ ~  U這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
3 a& m8 N( Z3 G8 ~廣義的來說, 一條metal線(或應該說是一個節點),
& ]4 T% V- ^; R9 q- m6 l絕對只能有一個名字, 也就是它就應該只能打一個pin,
8 h5 N" z& ^: ~% b我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦..." w, }( o  b) V! ~& b- u- j
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
  H) I8 k; t) t5 h那麼這一條error應該就能夠解決了.
# H- }( z: r( R4 X% S3 G
& [; H- H9 V: p: C1   Figure Causing Multiple Stamped Connections
5 X4 V; v4 Y- c) ?0 n4 r! ~9 D1   Figure Having Multiple Stamped Connections
3 y; U, i% C# [4 l  R4 J
/ I0 @4 }  A' R; J0 c這兩條的話呢, 如果沒有意外的話,& b3 t* ~' i# I, H
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...( }( [; m' P5 }' X4 J" Z/ s, \
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
# y+ I/ I0 O9 w4 m) j9 n" z, L照理說這兩條就不應該再出現了,
+ U8 g, }# p6 s6 @% |% S+ z若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.) c# h2 c. m' v
" X5 ?6 v( D7 t# }: o
最後補充一點點東西.... |. l$ W& Y/ \4 W
看您發問時候的問題排版, ERC那條排在最上面,: K( o" z- p; }
所以我猜有這幾種情況:
' J2 f& [7 D! {+ H1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
8 P* K7 w/ ?& E! A0 b2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
# r7 I- e- m) ~/ {$ P9 t3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
& N% u- t9 y! r2 b* n0 W. O) |8 ]" n0 Z' X* v+ i
一點點經驗, 希望有幫上您的忙!!



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