Chip123 科技應用創新平台
標題:
設計interdigital capacitor
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作者:
newengineer
時間:
2007-9-20 12:24 AM
標題:
設計interdigital capacitor
要怎麼設計interdigital(指插型) capacitor ?
0 x- o* w; B2 T a! [
我找到一個公式,代進去和模擬出來有2pF的誤差,
5 S* P* [7 C9 [* p
模擬的電容值我是看1MHz那一點的電容值為準!
$ i4 l7 M$ E% P. z% d
# A* c0 B% h. E: v6 {
有沒有任何更好的interdigital capaictor reference可以study !
% V, }" Q3 L+ h1 w6 p& a
thanks all
作者:
adele
時間:
2007-9-21 12:12 PM
这个也不大懂，最近也碰到这样的问题。共同学习一下。
& K3 k( w$ A0 J% R7 J2 R1 O$ }: B2 U# F
我碰到的是这种电容用在vco里，电压对电容的大小有调节作用的。
" }2 ^- B$ o0 Z% x) G6 r& n0 ~
下面是找到的一个公式，是否有用？
y8 y F: t8 O8 {# x
; p, \. M8 U& I' ?& ~& ^
还有就是，是否这种电容的两端为黑色的两边，电容的大小仅跟距离相关吗，跟两端的电压没有关系？
1 ]# u8 B3 y7 K+ T" y( n7 m g
这种电容如果是用最上层金属（如M4)做的，那么它的下面是不是会需要M3,M2也以同样的方式连接以确保较好的性能呢？
作者:
adele
時間:
2008-5-26 04:39 PM
以前遗留的问题，再顶起来，大家来讨论讨论！
作者:
adele
時間:
2008-5-26 04:42 PM
TSMC90nm工艺似乎提供这种电容的model的,不知其他工艺下要用的话，如何自己建cell呢？
作者:
finster
時間:
2008-5-27 12:53 PM
建議你在使用公式計算時,一定要參考製程廠所提供的design rule來計算
4 o% s9 Y! R+ `: X+ k, w: o7 b
因為若是用metal to metal的寄生電容,每一家的製程廠的metal的寄生電容都不一樣,而且不同層的metal to metal也不一樣
& s. K& K$ D% }/ c6 k& T1 `' ]
若沒有參考design rule,所計算出來的寄生電容的差距會頗大的
0 S4 o2 S/ H2 a+ b4 n: O
而且,還要考慮到mask誤差的問題
6 T8 O* Q# W& S' Z$ ]& M
另外,若很疑惑所計算出來的寄生電容值,建議你可以先用layout畫一個metal to metal 電容的cell,然後再抽LPE,看看所計算出來的寄生電容和筆算的誤差有多少,如此一來可以更精確地知道差距
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