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[問題求助] IO PAD v.s lvs

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1#
發表於 2007-10-15 14:17:16 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
請問一下~在連接完iopad之後
0 `: Z. y, s" k! E
4 r& E. W7 R  S" x# y還需要跑lvs驗證嗎?!
2 R8 N" v- U2 {$ ?4 k: f
' p1 O' \% q! h# ^! v; Q) i如有需要 在netlist檔需要再加什麼元件?!. M* [& [& ?' n, z6 h- S

: x9 f: z1 D% Z/ L; k如果要下教育性晶片的話1 b- S3 ?. ^% L( s: c
3 L8 O; H3 @8 G$ N2 _# b& I8 ?1 A
那iopad該去哪下載呢?!
, B2 ?4 D3 ~% |5 ^) v  m" q
6 C+ J6 Y% q' q謝謝回文
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7#
發表於 2007-10-16 17:07:03 | 只看該作者
回答問號1: 你所說"在跑LVS時所需的netlistt檔中加入製程廠提供的pad的netlist檔才開始跑LVS" 這是CORE 已經跟PAD 拉好線的狀況~ 所以~是的!
% t3 J; _6 ]" n0 V2 v4 Z+ Z
  ~. }1 G$ M  n! a# D5 u/ \; n  k回答問號2:是的~IO PAD的LAYOUT 也是佈局的內容之一
2 C7 J) `" k; ?4 T& M% k2 W+ r/ }* i- [3 ?/ z
回答問號3:你在某篇提到有提到"專業分工",所以PAD 的佈局是由佈局工程師完成的唷!/ [( x4 E# F' F; H
                   (就我所知道的)!2 a- e- w5 ^( v8 Q/ L
* p' T/ f0 M4 }( `) @& J! \
別再叫我大大了啦~~大家經驗分享罷了~~大大是稱呼經驗豐富的~我承擔不起啦  呵呵^^
6#
發表於 2007-10-16 17:06:29 | 只看該作者
回答問號1: 你所說"在跑LVS時所需的netlistt檔中加入製程廠提供的pad的netlist檔才開始跑LVS" 這是CORE 已經跟PAD 拉好線的狀況~ 所以~是的!
9 ]+ s  H$ T% X2 B7 d; U1 q$ D) f7 U) ~
回答問號2:是的~IO PAD的LAYOUT 也是佈局的內容之一& x- c- J3 \- J+ Q4 Q
( j& \0 k* z& g: I6 Q
回答問號3:你在某篇提到有提到"專業分工",所以PAD 的佈局是由佈局工程師完成的唷!/ O7 I6 G8 i& f# K2 E8 M
                   (就我所知道的)!, v# _+ c6 y$ V7 Z' p4 s- Q

. F! ?( \: ~  B- Y( {# ~別再叫我大大了啦~~大家經驗分享罷了~~大大是稱呼經驗豐富的~我承擔不起啦  呵呵^^
5#
發表於 2007-10-16 06:14:10 | 只看該作者
依大大提供的經驗更簡略的說明應該是說 在跑LVS時所需的netlistt檔中加入製程廠提供的pad的netlist檔才開始跑LVS    ,應該是這樣吧?  因為從netlist檔電路主體連接情形 就能知道其schematic的電路連接情形。; L: {( i9 D1 V" Q3 @4 g# y
而小妹之前提過文章問i/o pad是否為佈局工作的範圍之一?& S! Z0 V" |# k& j( S+ B
請問樓上的大大  是不是有的公司是由PAD Designer 設計好且layout也是他畫?完全看公司制度呢?   
6 z) m, {& ?, U/ G; ^# g6 t麻煩提供看法 謝謝^^
4#
發表於 2007-10-16 01:49:33 | 只看該作者
我以我所見的經驗提供參考~
2 j) X) _* b. ]$ X 在各製程大廠會提供各電壓的POWER PAD,也會有SINGAL PAD,IO PAD供各設計公司使用~. ]  O6 J# P' L8 d4 s; X
各公司會依狀況使用或是用自己公司所研發設計出來的~4 x1 |- ~0 T# M+ e7 o* ^

# ~6 h+ g, _8 ^" n: c" D因此這些都會被歸納在同各LIBRARY中(依特性),而LAYOUT到後面要做LVS驗證時~就會把使用到5 p4 n0 z. r. I3 I+ ?' J
的PAD NETLIST INCLUDE進來,再把TOP丟下去RUN~
, `, \8 I5 {3 s所以在作LAYOUT時,PAD就已經被選定用哪些了,而PAD的LAYOUT就交由專門畫PAD的LAYOUT DESIGNER) T% M& `7 f' h- i4 V& q: Q
去完成~~所以是不會有你所說的狀況的  ^^"
# g" q$ m! t/ x* ?* K% S5 s+ D
1 R4 ~. K) u& o: c1 d% O淺見~~
3#
發表於 2007-10-15 23:03:39 | 只看該作者
小妹突然好奇一件事 自已未曾想過這問題! 因為CIC與TSMC合作 提供0.35UM給我們學習,而提供的PAD並非完整的,所以學生們tape out前 其實只是先將core circuit佈局完及驗証完後再跑完post-sim後 才加入pad 並寫相關申請下線的資料給CIC,否則一開始剛佈局完core circuit就馬上加入pad再跑驗証的話 只能作DRC罷了....  ,因為schematic方面又沒提供pad來畫 ,LVS無法作!
8 J" E/ V9 v* k  o8 N4 I
* a2 e, p4 g3 i  D6 i" l3 J( ]但小妹想問如果以業界來說的話!
5 r' Q3 _) i4 [- K7 j$ r- H9 U是不是一開始PAD的schematic及layout 圖都會給我們了,讓我們一開始在佈局完後就加入再來跑驗証呢?   麻煩大大請說明一下情形  很多初學者一定沒想到這點辣!
2#
發表於 2007-10-15 22:41:30 | 只看該作者
把I/O PAD Netlist加入到你自己設計的電路中
4 j# z* I6 n2 ]" R9 P( V在一起Run LVS就可以了% K; C3 ~% ~; o5 s' q; F! ^$ z9 @
一般製程廠都會提供I/O PAD SPICE Netlist
7 Z9 Y% y6 r' e1 b1 }+ r5 O( ~4 j$ C9 f! q$ z# @$ q
如果要下CIC教育性晶片的話,應該要向CIC申請才有吧
" O) A( b6 e9 ]- k& R$ h$ f1 H0 }一般是拿不到的
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