請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
我個別layout Symbol的DRC與LVS都過了
0 F! ~0 u1 y# ^: U( o" L但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
' @; D; C8 F1 g; p% |' J: }+ |5 ]# I可是回去檢查單一個都沒錯
; l' K/ _& Q3 d: \# E9 f2 N. F* JPS:vdd與gnd都有共同接同各點


敢下線中>M<有哪位好心大大能解決

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.

jkchien

回復 1# gkny


    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
) B. }7 d! j; R8 Z有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)
2 [4 l# ]3 W) x+ L6 b5 f# n  L) K. m* w* i
( P# o6 x# O" ?  A, Rlaout level  ： block→cell
4 n8 K4 S+ s- |7 G6 U9 c& M, Pblock的text和cell的text是用同一層text時：必須要設定text primary only
5 L0 R4 F7 Z1 p7 L4 P4 jblock的text和cell的text是用不同層text時：必須要設定主要text layer

- C0 `* ?" u5 `7 W& z參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

jacky_123

Please check Calibre's  option command.Maybe

toxic

如果線確定都拉對...
port name也都打了，且也打在對的位置....
  u. T- @$ p5 q1 V4 d" {+ m) W那....
; [8 M2 W2 M, P) t5 K# B' h* k) Y# @請確認RD給的netlist是不是正確了....[雙手一攤..]