多大的Buffer可推動NMOS gate

hiyato

最近做了一個Clock gen，要輸入到NMOS switch的gate，發現輸出訊號不見，
+ }+ H; p1 N% T; p4 l
( Y5 J6 K0 n& q懷疑是gate oxide的電容太大，導致無法推動，在Clock gen的輸出接上一組Tape buffer後，

. n4 H' G- ^3 v+ z& p7 MNMOS switch 的訊號還是沒出來，不知道是哪邊出問題？煩請版上大大幫忙解決，感激不盡。

poseidonpid

1.你可以先觀察你加上的那一組buffer的每一級的輸出是否正常。
% e: f: G  K/ I; K: u& h2. 你的NMOS switch是接到哪裡?? 電路畫出來勝過千言萬語。

hiyato

遊客，如果您要查看本帖隱藏內容請回復

電路示意圖，如上圖所表示，一個簡單的sample & hold的電路，
標準電壓1.8V，Clock為理想Clock(rise and fall time =0ns；period=2ns)
輸入訊號sin wave (amplitude=+-0.1v；25MHz)
$ g6 {( c" e  P7 |- `$ c在理想的switch中，輸出訊號正常。
5 X7 V6 n, T9 _& `0 ]) ]在NMOS switch中，輸出訊號縮小且失真不正常。
取樣電容大概=400f F左右。
' W: l- y# N7 ]( t& R! C) a9 ~+ L4 i先謝二樓副版幫忙解答。

poseidonpid

1. 因為你的clock gen是用理想的clock信號給的，所以加不加buffer都沒差，(加了可能變差)
2. NMOS switch 在trun on時會等效於一個電阻，所以會形成一個RC電路 (即充放電)，因只開2ns，速度可能跟不上，不是將取樣時間加長，不然就要把NMOS W/L 加大，讓充放電速度變快。 (不過看你的輸出波形又好像已經到穩定??)

ansgoing

回復 3# hiyato
; Q7 y" G* T1 v5 q& t

0 z: ?. T- k' K    學了一課.感謝大家的討論

blueskyren2001

学习一下，谢谢！！！！！！！！！

larrysky

又學習了一樣　　感恩!!!!!!!!!!!!!!!!!!!!!!!

hiyato

回復 4# poseidonpid
9 d7 [' o: g2 }: ?$ \  ^! P
2 s" a3 u; g# P/ V8 ?先感謝副版詳細解說，再試著調整Sample rate與MOS size試試看。

lilyyulan

又长知识了，不过还要回去分析一下

li202

為什麼要回應才能看到圖
這樣別人怎麼幫你回答

ysp500417

ok increase the width of NMOS ,reduce the value of capacitor

rice019

我也看一下電路的情形
所以回覆一下

rice019

設計SWITCH時可以先跑一下RON的值
列成一個表
之後看表拿進去套用即可
此外此電路SH電容不大
6 l' E" L" ]0 G8 h1 {# }, W會受到charge injection & clock feedthrought的影響也要考慮進去

xflying

回復 13# rice019


    看下原理图，回复先，2ns  ~500MHz

winston5231

想看依下電路圖...方便了解

Malong

先看一下圖，幫助了解一下狀況，好看看有沒有合理的解釋

Malong

看你的輸入電壓和工作頻率，我猜你是想做Dickson Voltage Multiplier吧?
3 y( o8 U  z% a! I/ t由於輸入電壓非常低為0.1V，且為Sine Wave，
在此一狀況下，輸出會被MOS Rds-on所損秏掉，
一般來說，Rds-on與W/L成反比，但是光加大MOS的W/L效果有限，且不適用!
看你輸入電壓為1.8V，想必是0.1um Process，
) x  r4 H" S+ q/ u建議你改用Native NMOS，相信能解決你的問題。

anguschen0917

想看依下電路圖        ...

Zuman

为什么电路图要设置成回复可见呢？？
) z1 A# h* X, x: ?" ~' @( x. s前面说的不错，应该调switch的宽长比，电容最好不要减小，以免误差增大

kj.guo

一方面需要clock的buffer 具有足够driving 能力，
另一方面一定要run switch的RON（一定要sweep 所有可能的工作电压差的情况）