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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › LDO電路paper看到的一些問題！
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[問題求助] LDO電路paper看到的一些問題！

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ziv0819
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1#
發表於 2012-5-18 16:30:06 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 ziv0819 於 2012-5-18 04:34 PM 編輯
5 F7 K6 g& n$ c# Q6 S' T6 H9 W" H0 `/ S! V/ o5 y& G7 u# O, H
這部份是說明esr補償的部份！! v- h$ C  E$ Z8 c' Q4 o
有些東西我看不懂想請問各位大大！感謝！
! G/ w: D  K# h8 `  dThe incomplete pole-zero cancellation may+ d  W4 e/ V' A2 ^4 H
lead to instability of the LDO in the worst condition. Small) }! Z/ D1 c8 W* u3 P
pole-zero frequency mismatch within the unity-gain frequency
0 F: |* {( w' a4 Y; k4 {can  degrade  the  quasi-linear  transient  settling  behavior  [6],
0 u. v7 `% x2 u- }5 t$ m# _[7] of the LDO upon load switching. Even worse, if the ESR+ W* X$ |, ~% }1 o& m
zero  approach  is  adopted,  the  resistor  leads  to  large  output  W( ]: N8 @% l" W0 t9 Y; h3 E
overshoots and undershoots during massive load-current step' O) I* C3 p) F% p# u$ s9 ]2 N  a
changes especially when a low-value output capacitor of
7 \  [8 X8 D( E4 Z. qmicro-farad range is used.8 ?( s5 s9 d! K0 _+ t

* B" h5 I8 q/ C我自已想這段話大楖是說明8 _( \1 G4 S, a  X1 D! N+ }
若是esr補償點跑掉的話
) e) A- g0 V/ p7 G在esr電容較小的情況下~; \4 X& q1 I; @4 ?8 S6 F
輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動1 d4 u/ ?* ]8 q. D
(overshoots and undershoots指的是跳動吧？？)
% J# @5 v! d* w  H: q! o: |  a不知道這樣是不是正確的意思？？
! W& k, m2 q0 S) v- `3 m: c3 s另外紅色字體部份有大大可以幫我翻譯一下嗎？？1 z2 E% j0 V1 `1 x; ^' ]$ S) N- |& r
不太懂紅色字體正確的含義是什麼？？感恩！8 r9 S) y7 }7 ~' a9 X+ ^
" T4 ~# n+ C3 k. B9 O# \4 m
另外想問一下~如果本文真的是我想的這樣的話！/ U$ Q; I. j0 @6 n6 U
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
7 H7 U0 F4 e! C# r1 I是否有paper在說明這個部份的原理？5 C6 T* I2 O5 P9 ?0 O: [4 i
這個現象有什麼特殊的名詞嗎？？謝謝！
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billlin
2#
發表於 2012-5-21 10:30:57 | 只看該作者
是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,$ Q0 g- s: M7 D/ C! c$ W( y* L
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
; q' B3 b4 ]+ s8 Q' F  F2 k由於zero不可能跟pole很精確的抵銷,6 `' Y2 m& z6 ?0 N5 V: c
所以會造成pole-zero doublet,(有量化的公式,可以goolge)# M2 P* A1 u/ C! N$ w4 l
這樣會使Transient time變長,/ B  X. p% k9 g1 W
即使設計的LDO單位頻寬是很寬的.
: D0 R; c7 s. M2 b+ K. g& n令一個是ESR zero在Load transient時.會造成壓降與呀昇
  E! T2 X9 V( l! C) h9 T" w可參考attatched file

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ziv0819
3#
 樓主| 發表於 2012-5-23 15:43:02 | 只看該作者
原來有這麼多東西是我還不懂的！
$ ~& N/ h- Z1 q9 ^9 Q" X看來還需要再多多找尋這些東西的相關data
4 b  ]( n- q/ Y( ]/ e. k另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
3 C# @, G. ^+ v是在講義的第幾頁？？感謝您!!
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billlin
4#
發表於 2012-5-24 11:24:38 | 只看該作者
想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
8 f* A$ G2 O- ?% j) g0 D6 {當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載" @, C7 L5 j0 i. I/ Q
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
+ h! c3 k% O+ \$ U3 r0 _再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
/ n# b& W3 v3 a( w6 K* f的電壓,降一個V.- L; w# y7 A% ?5 X8 `9 Z
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載# N( N, G" M5 j: k
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
8 `/ }' Z4 a( r# F! y再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
$ f0 D8 x+ z  \1 L- |* j的電壓,昇一個V.; l  P* I$ m" m, c" F5 _
這個大蓋就是attatched file裡面的Vesr電壓的來由
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ziv0819
5#
 樓主| 發表於 2012-5-24 17:53:32 | 只看該作者
哇~~太清楚了~這樣一講我就有了解了！
) D0 |' W. X$ r3 n' K6 D# ]* F7 ^" ]2 t感謝大大的幫忙！
5 R6 @/ t9 o, |, U% }: Y2 S這樣我省了好多時間喔！
6 i& y' K3 X0 ]- a$ c: ^果然給會的人一點就通~% J. V0 p7 @2 ~# E' l
自己查資料需要比較多的時間！
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6#
發表於 2012-5-24 20:04:47 | 只看該作者
最近也正在考慮作LDO，不知發展為何?
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ziv0819
7#
 樓主| 發表於 2012-5-24 21:00:52 | 只看該作者
你指的發展若是指個人研究這個題目對未來發展的話" O% {  Z; t7 a8 y% e9 j
我可以說這是很好的類比電路的題目% x% k) M1 X) u4 }3 k5 \
目前ldo的重點我覺的是補償的方式# z9 O* s% p" Z7 h4 u
所以若補償方式都很上手的話
  q( l. }4 [2 b8 n& |! \未來轉其它的類比電路都會很容易就可以上手！: A, u. B( A2 {  Z$ P; p" b
有錯請指教！謝謝！
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tepiwang
8#
發表於 2012-5-28 10:34:27 | 只看該作者
學習 學習  !!!!: Y$ S0 E# r. C' s( ^7 I. q
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!
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9#
發表於 2012-5-29 10:51:34 | 只看該作者
很不错，学习了。。。。
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10#
發表於 2012-6-5 10:29:54 | 只看該作者
学习学习 灰常的谢谢了
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11#
發表於 2012-6-5 19:06:35 | 只看該作者
感謝  學習了!!資料也很好
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shafon
12#
發表於 2012-6-11 18:06:56 | 只看該作者
不錯的思考...學到新東西  1 F9 s1 c/ [& z: y% s0 b$ z# f
謝謝...
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tq01qaz
13#
發表於 2012-6-30 18:14:38 | 只看該作者
下來看看，  W; [  a1 b8 Y' T$ x. z$ f; q
不知可以不
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sachiel
14#
發表於 2014-6-3 11:27:39 | 只看該作者
很棒的資訊，感謝分享
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hoodlum
15#
發表於 2014-6-11 13:03:18 | 只看該作者

3 \" r, F2 I* y) Q有關pole-zero doublet 跟系統暫態行為的分析8 ^  O" R9 F  S) r
附檔中的文件有不錯的說明% A, B' h6 Y, y1 H0 r+ ]. l3 L
大意是說若這個double的位置在高頻; n. |$ c# r& R$ S( {- O& L
則暫態時間較短, 但會有較大的voltage error3 F8 K# m7 I4 t- e8 S+ w0 B" S
若這個doublet 的位置在低頻& c. ?5 }9 y: J% b) |5 i0 g0 e
則暫態時間長, 但其voltage error 會比較小

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Jei
16#
發表於 2014-6-25 16:57:06 | 只看該作者
最近也在看這篇，學習學習!
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17#
發表於 2015-3-3 15:00:57 | 只看該作者
高手雲集,學習中!!
( I# M) Q; \8 o& i希望自己也能早點弄熟
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18#
發表於 2015-3-3 17:07:19 | 只看該作者
哈哈，這個討論串讓偶獲益良多，甘溫啦！
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19#
發表於 2015-7-21 14:09:28 | 只看該作者
感謝大大分享喔!3 F$ @5 Q7 K5 [
感謝大大分享喔!
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