模擬OP時close loop出現奇怪的振盪現象

chungming

謝謝chungming大的回應
1 h0 y7 q$ J: ~! V可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從foll ...
Bookert0921 發表於 2010-5-28 10:44 AM

, o. J  P* n1 o5 E: g$ A
4 T7 ~# \& q, i4 e    呵呵~~~
. p! v% n% C+ i0 i. T0 o' ]5 g依我看你的輸出波形並不是從"0到VDD"都可以follow阿
/ N) E* _0 M: `9 f& j下限沒到0阿 況且接近下限時訊號已經沒follow了
$ U% Y( S6 {' G7 B(拖著長長的尾巴要很長時間才接近0)
並且接近VDD時 已經震盪了
怎麼會是有follow呢?

tain

DC bias上  
3 @/ B0 i' s$ K3 P+ wId(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
/ R* I# W+ T# r1 L所以當Iss全數流至M1上時
2 _( ~$ q$ j. \5 U6 |M3也不至於完全關掉

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~