請問random period jitter對SSCG的影響

ccy3065

請問random period jitter為什麼會讓SSCG操作在PLL的架構上面.比較難實現gigahertz呢?
是因為jitter太大嗎?有什麼issue嗎??謝謝!

finster

都沒有人回覆,只好來秀一下個人的經驗

! y" i  }1 ^6 T$ G5 ^0 p3 R$ |3 K! d( S我相信聽過SSCG的人應該不多,而我第一次聽到這個名詞則是在作high speed serial link時才接觸到的
在high speed serial link中有分SerDes和SATA兩大類,其中SATA是有IEEE所訂定的標準白皮書,而SerDes則較屬於商業規範,在SATA的白皮書中有名確訂定其jitter的spec.,同時,要作SATA,白皮書中就有明文畫出SSCG這個block,故而,SSCG對一般來說其實是很陌生的
再來,為何要用SSCG,這個理由其實是來自於noise干擾的問題,因為SATA屬於GHz工作的產品,所以對於noise或者jitter是非常在意的,故而,想要降低noise或者jitter的影響,除了本身PLL的performance要夠好之外(在白皮書中有明確訂出其jitter的spec.),另外一點就是增加SATA本身抗拒noise的能力,故而才會使用SSCG,SSCG若用中文來翻的話,應該叫作展頻吧(我不是很確定是不是這個樣子翻,這個原理是源自通訊中的展頻,因為它可以將信號mixed到高頻再傳送出去,如此一來可以大大提昇noise margin,同時也可以傳送到很遠的地方),藉由訂出jitte的spec以及使用SSCG這兩個方式,可以使得SATA在GHz的極高頻工作下有較佳的穩定性而不易受到noise及jitter的影響
當然,你也可以不用SSCG這個block,只不過,這是IEEE所訂出的白皮書,除非能夠找到一個更有力的組織推翻,不然你也只能照著它的白皮書來作

ccy3065

謝謝你的解答!!!讓我解決疑惑~~~

lennychen

SSCG 沒錯, 可以翻成展頻
7 ?" A! d# l% {4 W9 }要補充一下
+ k# b( _# r+ D5 ?最主要是為了降低 clock signal EMI effect.
否則以noise jitter 而言, 加了展頻, 是會讓低頻jitter 變差的
' z( V, o% X3 y也可以參考 PCIE Gen2 spec 也寫得蠻清楚

jerry1522

SSCG : Spread Spectrum Clock Generator
沒錯主要就是要用來解決 EMI 的問題，因為大部份的EMI是來自於Clock
當一個 clock 在Freq. domain spread，在time domain 上相對的clock 的 jitter 一定相當的大(數十~數百個 ps RMS)
一般是用  ±50 ~ ±100ppm 的系統上(ex. VGA,...)
% _5 N/ Y2 H: [1 ]7 R2 I9 O& J但如果要給 PLL 當reference, 就可能會有鎖不住的可能，且phase noise 也會不好
最好是用未經展頻的Crystal oscillator , 相信應該會有很好的performance.