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[問題求助] 有關於hi V製程

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1#
發表於 2007-11-1 01:31:32 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學長姐好! I& z* Y0 R# ^* ~" y

, b/ D) A1 k  n) U" T, N# \在最近剛要踏入IC Layout 的工作,但公司屬於高壓製程,所畫的圖百分之八十也是屬於analog,但是我上的課程裡是屬於較基本,製程; V: p* N0 D+ \5 O

+ b# r' `' y' x: h2 A9 [; g7 C" h也是0.18,公司屬於0.6。在沒有接觸過的情形下想要先在版上先問問各位學長姐們,有沒有一些我在畫大電壓的的同時我需注意的一些地方,2 T! b3 }$ R' t+ o! V2 O" B* s

( k( T$ P2 }+ B& @, A8 U* x在工作時拖累一個團隊是我最不喜歡的工作態度,所以真的要麻煩各位學長姐了,先給個方向,讓我可以先準備,投入職場時先有個準備
5 P/ K  c  z" Z9 F3 x, d* L3 M; K8 [. O9 ^' ~
還有一個就是屬於guard ring的部份,guard ring到底是防止Latch up 還是阻絕Noise 還有板上有沒有人畫過三層guard ring的,可以; A" P* [# Q1 P8 H

" |( x, b- ?& R4 B說明一下三層guard ring大概的圖層嗎+ o$ A* I/ c  v) I6 B" B' `& J/ @
4 E* D9 X, L7 p0 J! G: A! O
謝謝各位學長姐了
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2#
發表於 2007-11-1 10:01:44 | 只看該作者
我建議先把Design rule看熟,其實裡面就有許多小問題,在提出來詢問會比較有效率
8 `0 L4 U7 w! R- \! k- I
: Z) `* t+ U4 x) r) {$ s* t# gguard ring 是阻絕Noise " V9 Z: g+ D/ f6 L5 v7 X
/ K$ u7 R; U9 J" I+ i
一般2層就很多了,3層你可以跟Designer討論,一般Analog部分是要跟Designer互相討論才知道需求在哪
3#
發表於 2007-11-1 14:16:56 | 只看該作者
關於guard ring,應該是防latch up跟抗雜訊都有,我聽過2個designer說法
* O* C. j; F5 f1 F5 s+ v一個的說法是,由於mos在動作時會有一些電子電洞之類的東西,游離出來
3 D6 ^' W0 x! m5 ]* ?3 |,包guard ring的目的,就是以相反的型態去吸收那些電子電洞,- B* u! _6 q( w$ J) D$ d
一個說法是mos跟guard ring的架構,會形成一些pn介面,變成類似diode或' v9 }' l  v1 i0 N6 a2 I
bjt的元件,不過它的等效電路圖,我不太會畫.
" I9 @4 }$ @  r8 K以上是2個designer的說法,如果有誤,還請先進指教.
4#
發表於 2007-11-1 21:06:09 | 只看該作者
这两个作用都有,) D# r$ t  C5 C
那个图我也不知道要用什么话,不过拉扎维的那本analog design 上好像有讲,6 K3 [; F2 i7 K  t2 S
楼主如果很想知道,可以看看那本书
5#
 樓主| 發表於 2007-11-2 00:03:58 | 只看該作者
謝謝學長的回應囉,不過我也是在等工作時拿到Design Rule 拿到在來看看自己是否有什麼問題
6#
發表於 2007-11-2 10:10:14 | 只看該作者
高壓要注意NBL這個LAYER,有ISO_NMOS要特別注意畫法,: D# _7 P. W0 H" ^( [
高壓的NMOS以及低壓NMOS各有不同,06U12V嗎?建議你可
3 [3 T+ _* c0 T0 T以調你們公司以前出過相同製程的案子來做參考,這樣就不會6 ?7 ~9 U# d! B- [3 F
那麼有疑慮了,DOUBLE GUARDRING就夠了。
0 w% Q* j! }3 d  P1 E6 r; k2 K忘了說,若是非對稱的高壓DEVICE要注意製程偏移問題。
7#
 樓主| 發表於 2007-11-3 00:10:45 | 只看該作者
HI v製程有沒有可以邊畫邊學的電路,一直有人說畫OP會遇到很多的問題
$ h6 k( j, K. X" r- y, X2 _- b+ j2 e7 A5 Y3 h# K$ @3 Q
可以在問題中學習,但是HI V 是不是也是一樣畫畫OP哩,還是有其他的電路' m* B9 x" K% P7 P" e
5 f/ P  N0 \, X& x, }
可以邊做邊學。% k  H, i* S( H9 g- g2 f1 ?
, f+ F7 B5 w9 M1 j. P% c# @
謝謝學長的幫助
8#
發表於 2007-11-3 07:07:46 | 只看該作者
analog circuit不是只有OP喔,廣義而言只要是信號連續時間(非digital)的變化,就算是analog的一種。) O" w, v/ u( T4 n- [' j

5 C1 x8 D$ K$ f) ~* w2 b, ]至於high voltage是指device(如 Capacitor、Diode、NMOS、PMON.....)為high volage製成,非只是有OP circuit。
9#
發表於 2007-11-5 19:41:14 | 只看該作者
latch up會造成等效於SCR,guard ring這些作用都有,但是是不太一樣的東西,也要製程有提供那麼多層。) P- }, h/ ~7 U7 M4 K( f+ ~) T" p

5 k4 n: f# E; n  a$ dmos動作的時候產生少數電子電洞這算是少數載子也就是漏電流吧?不知道是否高壓的雜訊與普通類比的相同,低頻雜訊我所知道的除了white noise以外,flick noise主要是由於電子在通道表面那邊產生的東西。圈起來主要是怕被其他地方影響到,對於該區域而言其他地方來的不明訊號就是雜訊吧?不過畫多層點至少可以防止電壓去擊穿跑到別地方去。. R0 c2 E& K) s+ A5 T
, f, i" T, N- u' m# `2 A
[ 本帖最後由 ianme 於 2007-11-5 07:45 PM 編輯 ]
10#
發表於 2008-3-27 15:05:20 | 只看該作者
guard ring 通常用來隔絕noise ,但是如果使用在一個mos上做guard ring 又當sub點的話又可達到防止latch up
! o+ h7 J9 }' ]% B' t0 p+ O要看layout 時運用了,但是用太多又會佔很多面積哦,這是要考量的
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