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ADC envelope test
有此一說:
1 i( \; v' j; v( g' H當Fin接近於Fs/2時, ADC sample的電壓slew at full scale, 此時奇數點之間的壓差其實很小 (偶數點亦同), 但是相鄰兩點間的壓差卻很大, 測試上又稱為ADC envelope test, 而在此測試中被引進來的 "beat frequency" 會被視為noise, 使SNR下降.
. Y' {2 I. c% u. C8 }' ~, O1 h& X( I v% E4 b& f) [
也就是說, 若ADC內front end的PGA or buffer Amp slew rate不足, 此缺陷便很容易在此測試中被突顯出來.
D0 S! j: l3 ~& ]2 H
+ a0 E. N5 u1 p' G) I# W+ V* Y就系統面而言, 拉高ADC的AVDD看看有沒有救, (ADC PAD_VDD反而要調低, 除了降EMI外也可拉低系統noise floor).
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5 \- O' S+ K4 s* ][ 本帖最後由 DennyT 於 2007-11-12 10:29 PM 編輯 ] |
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