CML divider question

super

Dear all :
            想請問 CML  divider 的load  , 用MOS 當LOAD 或是用電阻當LOAD 哪一個比較容易受power noise影響 ...
/ X5 ~1 y' a4 m5 x3 M9 h  g              THANKS.

finster

原帖由 super 於 2007-12-24 04:35 PM 發表
Dear all :
            想請問 CML  divider 的load  , 用MOS 當LOAD 或是用電阻當LOAD 哪一個比較容易受power noise影響 ...
              THANKS.

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1 L7 ?  r- Y) A& b7 u; q1 \$ I  r基本上兩者差不多
+ Z8 Q$ D. q# E2 \& r不過,如果MOS的bias voltage設計的比較好一點,那會比電阻好,例如使用cascode MOS架構,它本身具有shilding特點,而且對於mis-matching的影響也比較小,缺點就是需要額外的bias voltage,而且要多一些MOS

super

既然兩者差不多的話 為什麼paper 大部分都是用電阻 ?
而且 這個block也沒看過有人用 cascode的架構 都是一個mos 就好了.

thanks

finster

原帖由 super 於 2007-12-25 04:03 PM 發表
既然兩者差不多的話 為什麼paper 大部分都是用電阻 ?
9 @2 [) g# T# t而且 這個block也沒看過有人用 cascode的架構 都是一個mos 就好了.

; [. r9 [1 R6 {: dthanks

$ |5 Q% E' \( R8 y: V8 ?
這個問題就如我前面所言的優缺點,使用電阻的話,簡單直接,不需要額外的bias voltage,若只用一個MOS的話,效果和電阻其實差沒多少,但如果要複雜些就使用bias voltage control的MOS
) M1 p# e- U! E/ ]$ i( n% ?但,重點在於你需不需要花這麼多的時間和精力在CML架構的Load上,其效益又有多少,付出的面積值不值得....等
8 Y5 @2 h( T0 `我的回答是,除非有特殊考量,要不然我不會那麼自找麻煩設計cascode MOS的Load,因為所花的電路與面積遠遠不及所得到的效益
- f7 _; i& X, z再者,在CML的Load上多一些變化就發表新的paper,我想,這個樣子的架構應該不會上吧,因為這實在沒什麼創新或者突破的地方,若這種架構也能夠上paper,那那些審查的委員的程度與學識可能會被受到質問吧

super

"若只用一個MOS的話,效果和電阻其實差沒多少,"
  這一句話的意思 就是說 用電阻跟用MOS 在NOISE 方面沒有差別囉  ???

因為大家會捨棄電阻用MOS 除了面積考慮 跟MISMATCH 跟GAIN 外 應該還有其他因素
; g/ X5 e4 E3 ~6 H其實我只是想知道 在NOISE 這一方面的影響 ..

謝謝囉 ~~~
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