IBIS或SPICE model在整合多顆IC在一板子上測試時扮演著怎樣的地位?

yhchang

IBIS Model  (I/O Buffer Information Spec.)
: O& t+ }2 C3 ]! s! ~$ o1 h可以提供 IC的IO 介面的 輸入輸出的 驅動電流能力以及訊號的Slope
5 {# l) ?" o7 J; A( z
8 a' Y4 F& v; L: eSPICE model 是把IO 介面電路 加冪起來 搭配 加冪的device model
3 o# [+ H! F4 Y  q讓客戶 可以自行給予 input pattern,  功能與IBIS model接近
# W( V7 K- E9 [4 U3 G+ ]1 R但是彈性更高
4 b: Q% ~2 G- w/ r; P0 B* V
這兩種MODEL 以及Verilog model 常常客戶都會跟我們要去做系統整合的模擬.
但是卻完全不清楚  客戶到底會怎麼使用它們做怎樣的測試以確保整個System是Work的?

yhchang

因為自己本身是IC設計工程師並非是FAE
所以不是很了解  設計板子的問題
還有 IBIS Model 對FAE的重要性
* R( l$ E( W/ j3 D* T
/ Y5 W# b. g, Z+ z, z4 Z6 X我們公司最近這幾年都一直在解決 IC上板子的問題
, j6 k. B8 i( T自己在家裡測  都是正常的
, Z; x( H" r# ?, y. ~! w
, a5 |) }" @# y% `( }% r( Z5 z一上客戶板子就掰掰   都不知道是怎麼死的
3 c, {; A+ \: J  H相對之下  有些比較有經驗的 大廠  都會先跟我們要 IBIS Model 拿回去做模擬

憑良心說   它們到底做了什麼模擬  怎麼去用它   我是一無所知的
只知道  靠著IBIS Model   客戶的FAE就可以設計出  阻抗可匹配的板子.