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課程代碼: 98SD007
* x* x& a" _% @0 o; R指導單位: 經濟部工業局
/ l) X. k6 o v9 A9 T執行單位: 財團法人資訊工業策進會 7 I6 u* ]$ w$ q! a+ ^% [. L
開課單位: 交通大學
' N3 ^6 R# F$ i3 _ l" f- e課程大綱: 1. Introduction to Instruction-Level Parallelism and Its Exploration 2. Limits on Instruction-level Parallelism 3. Multiprocessors and Thread-level Parallelism 4. Memory Hierarchy Design 5. Interconnection Networks 5 x. H" B% K: A4 v5 }
課程內容: 在嵌入式處理器核心設計中,設計者多利用軟、硬體技術,期望以追求更高的ILP(Instruction-level Parallelism)來提升處理器的運算效能。但受限於一般應用程式僅能提供有限的ILP,追求ILP期望處理器能提供更高的效能之設計技術,將越來越困難,往往更是事倍功半。近年來,國外大廠或研究單位,已經進行以追求DLP(Data-level Parallelism)或TLP(Thread-level Parallelism)為主之多核心(Multi-core)、多執行緒(Multithreaded)處理器架構設計。多核心處理器設計,實已成為目前最佳的解決方式。本課程目標將以多核心處理器架構設計為主,先從單處理器架構中,如何以軟硬、體方式利用ILP方式增進處理器效能出發,進而探討ILP-limited,以及如何利用TLP/DLP、Multiprocessors方式,增進系統效能,最後將討論相關多核心架構中Memory Hierarchy 設計,與Interconnection Networks設計。 6 I) x6 |4 m8 q/ v0 s
上課日期: 2009-07-06
_; N$ [3 w# L2 R+ d1 R結訓日期: 2009-07-30 % u4 g6 _: i8 C1 k% w
招生對象: 半導體產業暨相關系統業者之在職人員或有相關技術需求者 * _9 U9 f( b: J# S: K3 _
會場名稱: 交通大學工程四館教室
8 Q4 j8 m* [" r. c# ~( {會場地址: 300新竹市大學路1001號 * a, m2 Z- Y7 L9 c
課程費用: 總計新台幣 12000 元
8 L5 t/ J1 @& C7 Y& e/ W0 r政府補助新台幣 6000 元;學員自付新台幣 6000 元 ( Y0 [! E: k; B9 a. `( [# |
優惠方式: 5 v! T# G3 X9 F2 i
報名方式: (1)線上報名:請上中心網站首頁之「課程報名」區依步驟完成報名(http://submic.ee.nctu.edu.tw) (2) Email或傳真或通訊報名:請下載並詳細填寫報名表,以Email或傳真或郵寄方式報名。 2. 詳細上課注意事項與相關通知,將於開課前3天寄給正式參訓學員。 3. 選課前請詳閱課程簡章,報名後恕不退費或轉課!本中心保留開課時間修訂、講員延聘之權利。
& U% ]' f! Z! B7 n6 G1 ]; c聯絡人資訊: 聯絡人 1
. B; p$ b- N# T1 z. y姓名: 吳文鈴 , i' U( d$ \7 o2 n: M2 E* J( u4 }
e-Mail: wenling@mail.nctu.edu.tw
# j- P* s' z" H/ p( _電話: 03-5731745
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8 L, P1 |3 T5 }+ }聯絡人 2 9 \, r+ M/ G, R' V! a4 P# |6 z
姓名: 陳秋雲 ' j; p/ B9 s6 P1 P
e-Mail: patty@mail.nctu.edu.tw
4 m- @& O( z" r% Y0 _- B3 v, N$ z- H電話: 03-5731744 , v1 Z& p u- e. v
1 _1 K/ C8 n# r6 z3 |上課時間: (週一,四)18:30~21:30 1 y: e, h4 D9 Y3 @4 q8 c
上課時數: 24 小時 |
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