關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
clk比此之間有延遲的關係
例如 clk  clk1  clk2  clk3
這些clk週期等相關設定都一樣的
唯一不同的是  clk1 比 clk  延遲0.375ns
- T% ?3 W/ F8 O2 w# C- a            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
; H, T3 W/ W" W! D( a5 M            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
但是我只要一個clk port 接出io pad
也就是clk1 clk2 clk3 要由 clk產生
因此我在verilog 寫一個 clk generator如下

. }# T' l( v% Fmodule clk_generator  (clk, clk1, clk2, clk3);  
  input clk ;
  output clk1, clk2,  clk3 ;
, U9 \% q  ~) t: _7 N( _, e5 E  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
  buf BUF_3(clk3,clk2);
endmodule
- E' o; B6 z9 A. L
! `2 x9 \* t; A( U再我主要的module中引用如下
module s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
( }0 d6 G4 z3 y( K: L, M) C  input GND, VDD, clk, G1, G2, G3, G4, G5;
+ B9 w9 ~( ~7 ?  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
: R2 O& J" z. F/ c6 U9 U  wire   clk1, clk2, clk3 ;
& V/ o. {2 c! ?.
.
clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
.
2 T1 A  x' g7 M.
end module

design vision 指令 clk部分描述如下

, e1 P4 v3 S* o" {( ~current_design $active_design
- _! ~/ y/ v1 S# Acreate_clock [get_ports clk] -period 4 -waveform {0 2}
* q/ h8 w1 R- l" Lset_clock_uncertainty 0.3 [get_ports clk]
2 n8 f0 J* W/ Aset_clock_transition 0.3 [get_ports clk]
set_fix_hold [get_clocks clk]
) I; D9 `6 \8 ?: E. u& k3 p: i; o1 \9 aset_dont_touch_network [all_clocks]
6 E' l" |4 w( ^6 L1 X; ?6 \set_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
: T3 U& g0 Y: e" i6 k% j& qcreate_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
set_clock_latency 0.375  [get_pins clk_generator/clk1]
create_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
set_clock_latency 0.75  [get_pins clk_generator/clk2]
create_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
set_clock_latency 1.125 [get_pins clk_generator/clk3]
  f4 X9 u% H/ }# \  T
結果我的clk tree只有最原始的clk
3 I0 |- H; r5 [clk1 clk2 clk3 都沒長出來
1 b% u/ H8 J' R不知是那裡用錯了或遺漏了
或是encounter clk沒設定好
用了很久都用不好
只好請教各位
萬分感謝

masonchung

試一下
7 C/ _9 Q  Z) W: |; b) F$ P. Zset_clock_latency -source 0.375  [get_pins clk_generator/clk1]
' {: j4 m) a+ N# u7 m4 m; d. Mset_clock_latency -source 0.75  [get_pins clk_generator/clk2]
# t% c3 r- }2 W: B0 `& Lset_clock_latency -source 1.125  [get_pins clk_generator/clk3]

2 @8 \, w: e$ Z: u2 ^. ?你的寫法是給下一級的constrain

& i+ F* _9 K, @7 I9 o+ }0 @有錯請指正