跑LVS如何忽略dummy

w765432001

目前是用cadence來跑DRC、LVS等模擬，
1 v) M6 N/ K1 O! x而最近使用新版本的rule與新版的calibre，
$ e8 k  [$ n5 ?1 g, N' `原本畫的dummy(如附圖)
) s+ m2 i) z. P3 i: f& w' ^在mos旁加上同樣的poly dummy，
2 }4 o4 K! N9 L. F4 {卻會被判斷成元件，
& I/ g+ f7 L. M$ _; |7 ^而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，

想請問若是要在lvs option中設定，
是需要設定哪些選項，
9 x& R0 W5 P) n" _) g1 k
懇請賜教，謝謝。

" z3 q# r2 B0 e) H9 V

clarkhuang

應該是要去了解 COMM. FILE 如何定義DUMMY  
  E+ Z; A/ N+ k( \$ C9 @
照他的方式畫 就好了

w765432001

剛剛從lvs option中設定filter
: a- ?' B6 t$ X8 x1 R3 Q) v
後來跑lvs驗證無誤，

暫時ok了，
$ W, K0 w3 V2 U
7 a$ F7 b! N" h! ^$ u: h' Z9 C( N感謝大家提供的意見，
' [; k% O2 m* t: a7 J
4 u4 t; ]: q& c: b' G0 e昨天有請教dummy的畫法，
9 `7 {1 [, w4 w# Y: @; t* _
+ r0 s: c, M/ g/ C, q不過要符合rule似乎要把poly dummy也要接到節點去，
7 \/ ~% Y/ }& L2 o+ G
) k" C4 i4 c0 ?- i8 E9 c感覺似乎會很複雜，這我還有待考量。

: J5 v3 F: `8 `而目前從filter設定忽略dummy這方法是可行的，
( o) g6 g  k0 P& n6 W0 W2 u! E
我是設定如附圖，如果有相同問題的可以試試看。
& W7 \( n( f, l0 C) a  g. Y  [
如有任何意見也可以跟我討論~~
+ c* k6 v1 C- y/ \
1 n! l2 P2 U/ m1 a: x* \" A% P# r

hyseresis

如果電路上允許,也可以把G,D,S都街接成一個節點...
; Y# S; X8 H1 Z這樣就會辨識成一個節點,
5 e  q5 [* _' I3 r如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...

pph_cq

虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。

[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]

clarkhuang

我覺得還是用比較正統的作法比較好  

不過我門公司 是用跟4樓的大大作法相同

5 ~6 z$ C0 H' R/ s2 T忽略的話可能會有其他不確定因素的存在

cas

good.....but floating drain.source is unpredictable point in circuit

fuzzyer

SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!

gcd68388

它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。

fabc

还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。

jkchien

我在layout培訓課程授課內容會提到

驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
除非你是非常清楚option mode changed 對電路與晶片的影響。
; h5 Z; z+ K+ i2 _0 U2 n否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......

佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。

dysyase

認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~

zhifj86

楼主dummy应该将gsd三端连在一起的~

juro0827

新手來聽大家的意見~
' ~! R6 J8 s( q1 X" z6 B( u8 S+ g# k(努力筆記)

winch0502

來吸收知識的~謝謝分享 感恩

yuany

为什么有这样的dummy管的啊???

shmiyi

請RD在電路上加上DUMMY的部分
! P0 S) Z. }4 q( S一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
! R" H5 v" b( W! n6 C, d- @二來有漏電也才知
# b; D9 b* K# Z% \6 m三來保護自己         
四來出包不會黑
五來日子好過點
六來有這麼多好處,還不去加

xuguishuang

dummy mos一般应将mos三端short接在电位上

A52030999

完全同意17樓大大的說法~~~
各人造孽各人擔~不要輕易冒風險

semico_ljj

S,D,G,B都接在一起就好了！