請問各位師兄乘法器的設計

semiartist

小弟現在需要實現如下運算：y= k * t1/t2 * vs 其中k是常數，t1,t2是脈沖寬度，也就是時間量，vs是電壓信號。由於系統是類比環境，不想數位化，小弟的想法是：
. z" ?: O2 m! t/ ~7 x* U0 a
- h4 D3 V  h! z  g( X首先通過積分電路，把t1,t2轉化為電壓信號v1,v2；然後通過2個乘法器來實現，其中一個通過opa實現除法功能。不知這種方案如何？請問有沒有其他更好的方法？
" q) y. Y' H' r7 F/ p! K
) F5 n. E; J# n. B6 q% u, l2 A關於乘法器的設計，該用何種結構呢？小弟只知道3種結構：
1〉就是Gilbert Multiplier,這個我比較熟悉，以前用它作過VGA，但線性範圍實在太窄，所以對這種結構來說很是擔心它的線性範圍，不知各位師兄有何建議？
2〉就是對數結構的，沒用過，不知各位師兄覺得如何？
3〉就是pwm方式的，但小弟擔心過於復雜，因為我的信號頻率在60-80k左右，如果用pwm方式，那頻率是不是太快了？濾波是不是問題？

0 G$ D1 B  C  G4 z先謝謝啦！

jeffshein

hello Semiartist:
- m" b3 p1 {8 H& q我也是第一次作乘法器
而且需要做full range input
# D2 O% K# n) P- p6 A我的作法是將兩個輸入端先除100倍下來
在level shift
( |) o# {* G" M/ V成出來以後 再用單端輸出放大
這樣使用gilter cell比較好用
不知你之前的做法是如何
2 [: @0 l6 K7 ^& |# T願意交換一下心得嗎

semiartist

原帖由 liuyanruuestc 於 2009-7-20 08:34 AM 發表
2 h4 y) _8 A1 y5 V4 \! W) n如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便

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2 j: r; j+ U3 \' E/ Z謝謝師兄的回復。只是小弟的項目是power IC，主要是類比的環境。
; g$ K) |! ?# L$ L4 g6 O( N/ ~% y在網上搜了一些資料，參考中。

. P6 I2 C  _+ V; `+ z( x懇請大大們幫幫忙，談談各種結構的類比乘法器。謝謝！

liuyanruuestc

如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便