Virtuoso 做 CDLout 遇到的問題!!!

shangyi

一般使用composer畫完電路後 可透過CDLout將schematic轉出netlist file

再進行Hspice模擬  在CDLout設定時 其Netlisting Mode
* A: F* u0 E* X; S
的設定中可以選擇 Analog 與 Digital模式 並勾選 Run in Background選項
! Y% `  T  S7 T! m3 o' U
9 l8 l3 N5 X0 g/ P7 a但是我的 Analog選項被disable了(如圖1) 這會造成我使用 AnalogLib 元件(使用auCDL檔)
/ ]$ d- z3 A0 b; D' j) l
所畫的電路無法轉出 請問有人知道如何把這個選項enable起來嗎?

2 n  V3 j9 t$ t; I: s/ |, J另外 在CDL轉出後 電阻被轉出的格式 為 Rx node1 node2 ohm $[py] $w=1 $l=100 (如圖2)
- f8 C5 I, D5 i8 t. l  Z' T* d
請問要如何更改輸出格式  讓電阻轉出格式變成 Rx node1 node2 py w=1 l=100 $ ohm

敢請高手賜教  在此先行謝過!!  <_O_>
0 m- q" D; k0 |) y& ]' O
* v% e( v# z' j2 y$ X  g
, [& A3 F+ T8 z* `

rockmen40

電阻轉出格式好像只能轉出後再手動更改，裡面好像沒有辦法做更動。

cmyangf

你要設你cshell的環境變數. 不過我忘記式哪一個變數了. 我找一下在跟你說. 設完之後, 你的default 就會變成analog. 要不然每次都要重設.