PLL模擬

gyamwoo

我覺得是你refence的clock沒有跟除頻器的clock在相距很近的時間輸入pfd
或者是你的pfd沒有在這兩個訊號為0(for rising edge) 或1(for falling edge)時被
. j& |; v' [. Z( Q8 `  X啟動
9 @* K) H8 o. _' q7 z$ [, d因為上述發生的情況造成cp的誤充電才會有一直衝衝衝到1.8，反正pfd能反應
出輸入兩個訊號的快慢、相位差。自然鎖得回來。
  e8 D8 m9 v. r3 t4 a9 |0 n
我是認為啦…看transient的ringing應該要等pll鎖定後突然改變除頻數或者是輸
入的頻率。得到的transient的locking time
; d' {8 v3 ?1 Y畢竟有人量測會看這開始一瞬間的transient嗎？
  X6 U( d# a4 Z; b- Q; I模擬的時候你可以微調reference clock的delay 與 除頻器輸出訊號的邊緣稍稍對
" J1 |' H+ T8 v- p3 P" z# |- }* `齊~
0 Y6 L; T. V/ p$ r- Y4 O不知道我這樣說，大家認為可不可以？