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小弟也來提供點淺見:/ C8 [/ o3 _$ Q+ S3 _; T
# Z; }& ~* _7 J+ O8 E' m第三個問題 :
8 k9 l1 S P4 ~. d C- t two stage OP在沒頻率補償的情況下,dominant pole應該是落在
+ t8 L3 u3 ^& k/ F0 a& J! J- [ 輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大
0 r& W! L" d' f8 g- Z C應該是current mirror 的active load裡的mirror pole,但此
' F7 `) v( q( i2 O" s4 L# L& s4 P% f' s 點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻+ m) G; k& ~, v Z9 S( ~ i
僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
3 x$ S- _5 ?7 D) Z/ K7 _2 e! F 而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
0 g# |& y' b5 ^0 l9 L% \! ~ 阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
B1 b' b' M2 I3 M2 H# u3 Q4 } 的輸出點 |
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狗仔卡
發表於 2009-9-23 18:31:18
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