如何做一個除9的電路

chppy · 發表於 2009-10-31 00:17:03

各位好

小弟打算做一個除9的電路..擁有12BIT的被除數
並且要拿來做合成
RTL是用Verilog語法，請問大概要怎樣寫呢?

m851055 · 發表於 2009-11-1 21:01:46

module divider9_v1 (CLKI,CLKO);
input CLKI;
output CLKO;
reg[3:0] Q;
always @(poseedge CLKI)
begin
if(Q==8)
Q=0;
else
Q=Q+1;
end
assign CLKO=Q[3];
endmodule

eecc · 發表於 2010-1-26 17:22:17

感謝大大分享剛好想對Verilgo做點研究

thjan65 · 發表於 2010-6-11 22:20:44

回復 3# eecc

有一點不明白.樓主的問題是求做除法器還是除頻器? 二樓的好像答錯啦.

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