如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
% F$ y+ n. D' t# P可否請教一下 ,下面為一段VHDL語法寫成的CODE,
DATA<=INPUT;
ABT<="00"& DATA &"0000";
上面第二行用意應該為將DATA變數前後補上2和4個位元.
) S6 H" T9 |) f# D( s可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
1 N+ v. \$ O, }% Z
感謝

ikki

Verilog 合併訊號
- ]3 [' M, |1 f7 O7 r* |" SABT<={2'b00, DATA, 4'b0000};