PLL post-sim

Sgw

我建議你，先將VCO  post-sim.的tuning ragne模出來。

觀察你想鎖定的頻率是否超出你VCO的tuning range。

6 j! l# R; Q+ @5 T我想可能是因為layout完，走線的寄生效應，導致你的頻率降低;
+ |- _* S. L9 e$ e, ~3 ]4 X+ u
+ ~( S3 ~$ C' n. O) Q8 F# ]8 D整個tuning向低頻平移，導致你鎖不到你想要的頻率，使Vctrl停在1.8V。
7 ^4 i. }' u# u' G; l7 |
% g' w  n- u+ a6 y( z以上是小弟的觀點

Sgw

你有考慮除頻器和buffer post-sim對VCO造成的負載嗎?