Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   + v  J3 Q' Q- ]9 L" P; S7 ]
3. FUNCTION        : 3-INPUT AND GATE
   ' X' F. H) B- ]6 p
4. */
   
5. `timescale  100 ps / 10 ps
   * J- R8 b5 I! f/ O# u* a
6. `celldefine
   * J/ R9 D' ]! S7 E0 ?% f5 `1 f
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   
9.     output o;
   ; f$ l5 I; c. Y
10.     input  i0, i1, i2;
    ; d+ B; H- _% e
11.     and A1 (o, i0, i1, i2);
      t! L1 r# N6 R7 A! ]
12.     specify
    6 X7 e# h: u" t
13.         (i0 *> o) = (1, 1);
    & {4 U: G6 Z$ ^. _
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    ) d* n# ~% g" H7 [  I
16.     endspecify
    
17. endmodule
    2 Y) G/ ]' n) V: F9 y
18. `endcelldefine
    

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   
2.     specify
   - Z9 q+ P: @3 f* I
3.         (i0 *> o) = (1, 1);
   
4.         (i1 *> o) = (1, 1);
   
5.         (i2 *> o) = (1, 1);
   / \9 o, l9 r, S8 S2 }- R
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

markscat

回復 2# masonchung
3 M3 m' J5 v; G
4 p+ V# c" W# m* `: k原來如此，瞭解了。
感謝回覆^^

masonchung

您好
Specify Block 是用在路徑延遲的模擬
0 \3 g$ G9 k* D( m/ d
* r5 C1 z8 ?/ K( B, l! b(souce*>destination)=delay_value
% g) O3 g: d3 a: M+ ]/ C% U4 Y" sSpecify two delays, rise and fall = (t_rise, t_fall);