Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
     G6 [6 V! x1 U+ i: L
3. FUNCTION        : 3-INPUT AND GATE
   
4. */
   ' V; y+ C/ m, @. j2 D
5. `timescale  100 ps / 10 ps
   
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
     A. v6 `, a2 _1 a; H( y2 R
9.     output o;
   
10.     input  i0, i1, i2;
    8 U. y0 X' Q0 N
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    : P  z, |6 J8 c9 `
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    4 E8 G, Z9 h0 C. }9 Z
17. endmodule
    8 P% v& `7 E) {& y$ r: ]
18. `endcelldefine
    6 S& O$ Z/ c& n/ t0 f) D4 t

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   ! P$ T8 P" h5 J0 d2 Q
2.     specify
   / s" W! [* T6 _: V
3.         (i0 *> o) = (1, 1);
   : f) P! [: V, c( C- f/ v
4.         (i1 *> o) = (1, 1);
   
5.         (i2 *> o) = (1, 1);
   
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
! P' Q! ^4 Y1 u9 l1 w2 z是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
% h4 I& X) t6 S, ~( [. H5 g' YSpecify Block 是用在路徑延遲的模擬
) k! l  `9 i) b$ `/ D
(souce*>destination)=delay_value
6 _( U0 j7 M. J% i& h" v( y1 WSpecify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung

8 l  A" s+ m" i% g6 ]1 e& ]6 S原來如此，瞭解了。
4 U2 ], u5 [% S4 {, K感謝回覆^^