Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   ; v* o$ G# Q# x
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
   ! t+ S; V: w" I4 J/ I
4. */
   $ }& X: D6 f1 H# B5 l3 z
5. `timescale  100 ps / 10 ps
   ) J7 o" _+ s1 A+ c# Z3 \! G
6. `celldefine
   % ^+ D+ T1 d$ |% S' K, f+ U
7. module and3 (o, i0, i1, i2);
   1 f. c6 O( R; r2 Y) r3 W
8.     parameter cds_action = "ignore";
   ' T3 |( U$ ^1 F1 @! W! N7 r2 ~
9.     output o;
   5 i$ {+ Z+ I$ I" k8 q
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    : b- D( @8 H2 u! Q0 X
13.         (i0 *> o) = (1, 1);
    ) B5 o9 [% {1 _  q6 I: H0 z2 c0 |. e
14.         (i1 *> o) = (1, 1);
    : P4 ]$ G! d: T" {$ C
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    
17. endmodule
    
18. `endcelldefine
    

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
6 c9 ~. U% \# V2 ^問題來了

1. 
   
2.     specify
   
3.         (i0 *> o) = (1, 1);
   
4.         (i1 *> o) = (1, 1);
   
5.         (i2 *> o) = (1, 1);
   
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

markscat

回復 2# masonchung
1 @- j$ a- N% V& N- U
! n0 D6 @( X0 x. L$ W( d原來如此，瞭解了。
! W( t  T% r! ^  T5 p3 S, R感謝回覆^^

masonchung

您好
/ X. R3 u1 b/ v* B+ K+ t2 BSpecify Block 是用在路徑延遲的模擬
8 @, W5 U2 `5 |" T& l: o# x, v
( ]7 t; E  I: Z7 u(souce*>destination)=delay_value
$ A/ A/ T+ R+ M6 `7 t3 J: _Specify two delays, rise and fall = (t_rise, t_fall);