Verilog 語法問題：Specify Block該如何使用？

masonchung

您好
! h/ Y; K  `# n7 G6 I6 oSpecify Block 是用在路徑延遲的模擬
& [; T6 T& d% D# ?
(souce*>destination)=delay_value
% t4 j9 M: m9 h: [' ISpecify two delays, rise and fall = (t_rise, t_fall);