Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
   
4. */
   
5. `timescale  100 ps / 10 ps
   
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   2 e  t5 B2 W$ W8 H# Z
8.     parameter cds_action = "ignore";
   * j- [6 V$ r1 l' m+ A
9.     output o;
   
10.     input  i0, i1, i2;
    3 O( o3 _# x3 e0 ^3 b0 ?) y
11.     and A1 (o, i0, i1, i2);
    / @' F' o8 K: C
12.     specify
    5 u: `- k% e& h8 p' r2 W0 |
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    : i5 E7 O" F9 G
15.         (i2 *> o) = (1, 1);
    6 C& {: M# L2 r; n# E3 h
16.     endspecify
    0 j# h: S( v# _/ N
17. endmodule
    ! }# I4 V( b  ~' N  a- Z% I
18. `endcelldefine
    

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   
2.     specify
   + ?  z$ d7 t7 G0 v7 S# |
3.         (i0 *> o) = (1, 1);
   1 h) z6 X" \9 t" H
4.         (i1 *> o) = (1, 1);
   
5.         (i2 *> o) = (1, 1);
   . a+ `* ?. U9 j
6.     endspecify
   $ [( Q0 `  B6 m; K- k6 x

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
: s( }) @) A  V3 E  z: }是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

markscat

回復 2# masonchung
( p4 O2 I! c: x( I6 a6 [# H- o4 ~9 U
, r" Y8 b& h+ J: @原來如此，瞭解了。
9 E. T6 p- |& g& E感謝回覆^^