新手layout 學生題~missing gate?

youshutupcc

剛剛layout完

4 _  R: p5 W3 g, j8 Gdrc過了
, }1 O, Y/ p  z) v4 A
可是lvs一直說是missing gate
) c0 g& z+ h$ q: T; Q4 G
+ B, y# |% h1 c# j3 ~+ Q$ j, L; K請問missing gate有可能是哪些地方產生問題..
* e; c! |% g  B3 u  `# _
debug一天了..就是有盲點..
7 R" |# ^+ J& C" S
( g& \' w5 f1 D7 e0 {請高人指點指點 <●>

. v) G. n/ N! D0 ^" _, C$ N/ J謝謝^^

motofatfat

多PO一點訊息上來
) ~0 g  ~- C9 E6 Z0 M如 LVS  report
8 @& H( [9 |  r6 s以目前看到的資訊
只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
* ~1 f6 ]8 Z5 Q/ s導致LVS判斷你有地方沒有畫出來
' s3 e; B- K2 l! I$ W) P9 [1 m不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
才會導致mos認不到~

bernie820

呵呵

  c& `2 a( z, A2 [這問題很常見
) A/ H9 O. i+ \; \2 i4 h
也很好解決...
! ?* {  {5 f0 u) ~* l
你去看lvs的 report
往下拉~
2 d  q) {. p- o, u2 O0 V& u會看到一個資料
上面寫
& A1 {& e( j3 |, i! q. M* b9 Lsource 和 layout
& A+ u- @( }3 h2 n5 c你兩個去對照一下
就可以看到是那一個閘極畫錯了
不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
你應該由電晶體邏輯閘跟layout去查看看腳位