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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完
2 ?- y# O) @8 A4 d5 L  _2 Y  V
  V# W: R3 ]4 n& Ydrc過了" o  B' _8 K, ]; S
  j! s2 K: C7 Y* W
可是lvs一直說是missing gate4 T; d" h; R3 k/ h' i: Y! n, y3 P

4 a$ V  ^1 |) Y# V+ c  k9 K  O8 X請問missing gate有可能是哪些地方產生問題..
. Y4 J: v5 z' V8 ?! l+ G6 ?% H# E# y' {5 p' ^" A) O- A& R
debug一天了..就是有盲點..( m' n6 o* ^' ~' P$ p0 ]9 _
6 F+ }! O( I: [- q) S# J& q
請高人指點指點 <●>+ K6 H1 v' i$ S! W
+ x/ |9 V  u7 {3 C1 {
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來5 j* S2 D, }/ m8 U
如 LVS  report
4 s; i3 j3 {+ |' f( b! ?: N以目前看到的資訊, o1 _4 o! P$ ^9 `/ z* A& u
只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了- ]: H4 o5 q) m' G& P2 |0 ~  U  Q
導致LVS判斷你有地方沒有畫出來8 X- @0 t4 U7 p) r2 y
不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~9 N  u! r+ `: p8 ~$ @- H$ A7 V
才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵
6 ~: ~0 a* J4 {- U* ]* S# v% b" N9 ^# C  }* U6 ~
這問題很常見- O( _. F5 s' U& k$ f$ U
2 u+ s1 s8 R  Y3 E/ O
也很好解決...) k+ F1 R+ A: N8 U

! p1 U5 W4 n7 O; y! v- ^你去看lvs的 report' h+ d& g. F6 g
往下拉~, f8 q% p8 n' Q1 Z' h
會看到一個資料% A4 m: F7 A4 r0 y' q& \9 l
上面寫0 t3 F7 U7 I, {# j2 A+ ^5 Y
source 和 layout
! B& S0 _+ @. _$ ^0 v, G0 n' ~3 a( T你兩個去對照一下9 g! M8 K9 N1 |. s( o8 Z
就可以看到是那一個閘極畫錯了
0 B9 R! X5 G; W: K5 @9 u5 m8 J不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到
9 X8 _( k7 L6 E- u8 W# }你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位4 h% b# d' P$ w5 x
你應該由電晶體邏輯閘跟layout去查看看腳位
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