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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請問~Verilog 設計資料排序~
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[問題求助] 請問~Verilog 設計資料排序~

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kokonut
1#
發表於 2010-4-5 16:30:41 | 顯示全部樓層
你把A1~A9吃進來後~要先排序處理吧~3 X: ^6 Q8 S# c" J+ T, ~- |

% `% b2 y3 F/ Y( I至於你real time輸出~不太懂你要表達意思~1 z- N7 `# S* b$ q/ W6 |6 x, N

8 v0 _7 I$ l2 _) v! B- T你可以把你整個架構描述完整點8 q6 ^+ l- _( \
/ v5 R3 W7 V8 W: T) w
這樣比較好給意見~!!!
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