請問~Verilog 設計資料排序~

kevin

資料量少的話,用插入排序法則也不錯.

& X' r: u" K- L- B: X假設有九個registers,每個register附帶1個comparator,
9 g* ~0 N! H8 I' q8 S每個clk有一筆data input,每個register會比較input data 與 自己register 的值. 假設第n個register 為 Reg_n
if (Reg(n) > Input_value)
4 a1 s( Y7 b1 ~1 {7 M) u
       Reg(n) <= Reg(n);                   //保持原來的值
/ E6 O) C0 {( F9 y
else if ((Reg(n)<= In_value)&&( Reg(n-1)<= In_value))

       Reg(n)  <= Reg(n-1);             //shift in 前一級的值
7 A% m" E2 n; R& N) }, ]7 O$ W7 @5 W
else if ((Reg(n)<=In_value)&&( Reg(n-1)> In_value))
     
+ T0 P0 U4 U* A  n+ S  Q) R      Reg(n)  <=In_value;             //load input value
         
& _2 d7 g0 o5 a/ r. l每個clk 這些 registers array  都是排序好. 一直到最後的input結束,直接輸出第 Reg(5)即是 median value,再 reset all registers.