關於用MOS做的電容

tommy01

會先把S,D端相連,要形成電容必須有上下極版及中間介質
  j$ y5 P4 F$ Z" p9 v若是NMOS電容:上極版是G端,中間介質是薄氧化層,下極版是P-sub嗎?

111222ak

過來看看~~~學習一下

ma530214

過來看看~~~學習一下undefined

semico_ljj

也就是说MOS Cap 不是工作在耗尽区就是积累区！

semico_ljj

下极板是反型层或者是积累层！

chriskomh

這種用N/PMOS做的電容好像誤差比較大
0 M# I6 S) r; s! U$ Y0 H! m' _小弟在這篇也了解不少事情XD

shmiyi

用GATE和DIFF之間的通道作電容特性用

pph_cq

如果一端接poly，另一端接source-drain（没有和pickup接在一起），会是什么情况，会有满电容吗？

dysyase

但是~這種電容~不會很吃製程嗎~~~如果製程飄移的話~不就趴了~~
所以~需要準確的電容時~~還是可以用嗎~~

L_ju

所以做mos电容应该一端接poly,另一端接source-drain-pickup这3点就保险了,这样就得到如图中所示的"v"型曲线,如不接source-drain,就是如图所示的"Z"型曲线.

iamif520

Good job~ Nice talking~ thank you~

tommy01

謝謝這位大大的解說,還有付圖片,讓我更了解了

L_ju

. }  Q. O) u3 Lmos电容显出较强的电压控制特性，图显示的是nmos作为电容世道容值曲线图，当gate相对于衬底为负电压的时候，多子被吸引到上面（氧化层下）形成积累层，在积累区工作状态下的nmos电容容值只有氧化层电介质决定，,(注：其实就是由两极板间的电解质面积和电学性质决定的，这就是本征电容C本)
% H4 m; b; P$ G# Q, @3 X$ p# S当gate相对于衬底正电压时，多子被排斥开表面，耗尽层形成了，随着电压差的加大，耗尽区越宽，容值也降低，一直到电压差等于阈值电压时，少子会被吸引到表面形成反型层，随着电压差的进一步增大，仅仅增加的是少子的浓度，而不会增加耗尽层的宽度，容值等于C本的20％左右。
以上分析仅仅是s和d diffusion 不存在或者没被连接到衬底的情况，如果s和d 存在并且连到衬底，那么这个mos电容就有点复杂了，一旦强反型形成，一个导电通道short了s和d，这个通道变成了电容的下极板，容值又升到和C本 一样大了。
Mos电容一般应该设计让他工作在远离阈值电压中心以外，如果device工作在积累区，没必要接s和d diffusion，如果device工作在反型区，想达到满电容就必须把它们和衬底连一起，

dizzy

如果接在G上面的訊號電壓大于Vth時，NMOS工作在飽和區
這個時候下極板應該是gate下方的反型層吧

yuany

过来看看~~~学习一下

tommy01

再請問一下
若是跟通道形成的,不是會有三種情形
1,通道未型成時
% s2 _- V9 g# q% a# Y7 C( w2,三極管區
3,飽和區
此三種的L好像都不一樣?

bernie820

不是p_sub喔!!

是通道形成後和上面的絕緣處形成一空間
8 }* O3 `$ M8 W  A  c7 \% ~& [
+ F6 x& `3 S5 P8 \" D就如同電容一樣!!

tommy01

我剛有再去翻書看一下
* J$ X7 Q2 F$ }. ?, `: u! X. I下極版好像是通道
" n! m& v7 h/ a+ o$ |6 K7 Z$ h, ^而薄氧化層是型成電容之間的介質
表示要做MOS電容,上極版電壓要比S,D電壓高出Vth
才能做出嗎???

motofatfat

下極版是P-sub嗎?
應該不是 下極版應該是 薄氧化層
# a8 `1 n* F8 F' Y+ ]+ PS, D 相連就變同一塊ㄌ