請問Xilinx CoolRunner-II Starter Kit 該用VHDL或Verilog ?

boltnut

小弟手上有個Xilinx CoolRunner-II Starter Kit (XC2C256), 想要做個
DE (Data Enable) 訊號分離成Hsync/Vsync 實驗,
請問 該用VHDL或Verilog來設計 ?
' k0 T$ L) O9 z
我正在下載安裝 ISE Design suite 11.1,
# c$ `2 V4 Y3 r# n( h不知會不會殺壬雞卻用牛刀?

tommywgt

隨便你用都行

boltnut

回復 2# tommywgt

$ n2 T9 m# P$ j2 l
# C$ z1 o- t: P    我安裝Xilinx ISE 11.5 後,有
$ `4 q* Z: v! j6 }  f1) ISE 11.5
2) iMACT 11
% d0 F( T8 k3 K1 a3) PlanAhead 11
- U0 `3 X. ]$ L4) ChipScope 11
& U' K, d- `3 x) |& w/ g  R
, \: |' [& @* x3 A請問這些ToolChain 的工作流程為何?
有文件說明ToolChain的工作流程嗎?

tommywgt

1) ISE 11.5: Xilinx的整合開發環境
  [/ n" e8 f# e( }2) iMACT 11: JTAG的燒錄環境
3) PlanAhead: place用的tool, 不建議初學者使用
) n$ Q' A$ Q7 a4 ^0 ], R8 L4) ChipScope 11: 類似Logic Analyzer的工具, 很好用, 但是只能在FPGA中使用

* ]6 h, |* r6 O  z% a建議你去找代理商的FAE要你所需要的資料

russell

Hi,
' w( V6 ^; K* K
您需要的資料, 我寄到您Gmail囉! 請查收! ^^

sieg70

russel, 請問我可以向您索取這份資料嗎? thanks! 請寄到  s i e g 7 0  @ y a h o o . c o m . t w

pompom7788

感謝大大分享喔~~~~
/ c% e7 ?( K8 A# P2 Q
3q~~~