模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
5 w* A0 ]7 Q+ F2 r# s; _2 T. ?
小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝
' J: t2 G' ]. M7 Q
架構如圖:

% v2 T' z9 X/ c8 I
其響應如下:
- ]5 [, R3 J! g+ B1 {( J5 C

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
5 V& {2 w! J! P  N5 N
我原先的miller cap是4pF, totally frequency response如下
3 r( |7 O/ e0 T# @7 M8 h/ i9 {8 W
3 k5 \" M! q2 d+ N1 L6 O
$ X/ Y4 ^( Q! T/ l當初一開始就覺得是phase margin有問題，可是怎麼check都不像
6 x6 ^, c* ?7 W當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應

# T6 t- z1 w1 n+ m
7 K5 o2 V4 g: D- b  G就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

arsenal_he

How about set smaller plot step size?
In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
. U* k6 S# R) y  E, b$ o" c# U: X奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
, V# O0 ]3 U6 A! ~; N# k其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
" R/ Q2 E+ |6 c5 P  C- F& p
很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
# J) z1 m" J- O# _7 I9 a. M此時的slew rate就"看似"為正確的
! |: g. Y0 _9 F8 Q5 t) Z
8 `% u+ _8 x5 X/ O4 {1 S但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
$ P. a" v& h6 }7 v3 Z2 L! Y打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
- p* d  q8 W3 H, Z4 L
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
4 h( ]2 u2 u3 ?6 ~8 g然而這個現象比較像是在某個點上滿足巴克豪森條件
能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的


$ \/ |% _! O+ ^: A! t: l+ G! @

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
: t4 F( o5 w6 `2 i8 }) HMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
) f0 N8 Q8 ~" v+ l8 C2 b, P真的很抱歉，我不想故意歛財

3 j* u% R8 P, M8 }4 X9 a以下為第一部分

.option post accurate acout=0
.global vdd gnd!
( L2 p$ {7 ~. g( p( K
! `0 \0 \1 w" a" P( f1 |) t' I****** Supply ******

Vdd  vdd gnd! 1.2
" @, P$ e( O  p5 YVss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
; i3 x& R5 L# |3 ?2 C4 NVin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
$ O" x( x0 J+ ?% z**************************************************

0 F3 g: T$ m  ?*bias*

! L) R* l# H! X$ K.subckt BIAS vbiasp vcascp vbiasn vcascn
' @# ]/ L3 q9 S3 h% }  R; W
M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
: @4 |. _4 S$ n/ G+ uM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
* n4 l( Y5 f; ?. F9 ^M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
7 b( e9 O8 ^  F5 g+ iM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
, ^3 _: t3 G# t6 L4 uM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
/ d2 s6 W  ^8 s' S- b9 Z' v5 X9 R0 YM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
& r( U  J% M7 `' F) eM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
1 y; X) m) ]2 S9 t/ e% z% CM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k

$ z% F3 z- u! d*start-up*
! i& {/ H  R0 `! ^  s- s1 o8 NM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

8 x. a. F0 {; m8 Q" v.ends

$ N/ U/ O2 W: ~! YXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
  c  E0 u0 h1 g
' U. w/ c) j9 Z/ g9 C* U*first stage*
$ |/ U- F5 X+ m4 {) DMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
! B; K3 n( N5 {* P% tMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
& V# F" h  S2 ^5 IMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
+ x1 g7 Z3 B. z9 h+ oMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
" B* ^) y9 r% [' `' v1 P" C7 DMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
" ?. C! F. o2 `; ?) a- g
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
: m# l6 Z1 r; C( v6 k. X# `' H
*two stage*

) ]& j" I& N4 t3 C9 WMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
+ a! \1 j1 L3 d( M7 e; V9 W) aMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
/ l( \3 N* p# C4 R
9 c6 f" Y! J/ `' X3 z1 _9 LCload        vout        gnd!        200f

, l( g% Y1 ^3 t6 J/ r* I*lead compensation*
Cc        vout        n7        4p
/ e2 y1 @3 J7 A- `& P. p  ^Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
# `+ V* \$ N3 Q8 Y# \( @/ k1 a5 j4 Q.param Wc=0.8u

5 j- a3 H6 G/ c) T****** Analyplysis ******
( X' H- Y3 j9 A9 O' k.op
2 k9 g3 c' j0 H' x- p2 Q0 m- a" G*** DC ***
4 O- }/ k1 F$ X*.dc vminus 0.59 0.61 0.001
" {. c: M! i3 w0 j$ T' _*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
.measure ac         gainmax         MAX         vdb(vout)
; p& Q+ w& W0 H6 L.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
4 N0 C* ^& `, M4 p* V.probe vp(vout)
3 j( o0 [. S0 e; X.temp 27
% Q3 I7 Q) q' K# \6 A! v( S*** Slew Rate ***
.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
% m3 I9 V0 O; l1 d# x4 c*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
4 m" x- n2 x& j不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
+ e' [. [7 }# i, l輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

這是新新手常出現的問題

Bookert0921

9 N4 F8 h/ E4 f
/ g7 q; t% q. h: l3 V1 U我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西
2 V5 ^5 @6 s" `9 O* v  t* W
回應阿森納大
2 E  l1 [% N' e6 t1 y% }就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
: B( X4 p0 q& k9 [只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP
0 \3 _3 J0 O- B: l1 I" _0 |
% S5 V1 B0 f: |! c# d當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
' I9 J  L% S$ _; N6 f左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
0 A) W4 {& z2 r: z6 c$ o6 X4 x: y最後逐漸將他充到接近VDD而完成一次buffer的操作

而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
- @0 k2 @; \$ T1 v. }8 {8 a我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
0 P8 [8 d9 x, g0 h2 s
( p: N. H) `# l; F  a& ?$ I回應e2000大
8 o$ }; D3 k/ D0 p; i( e- ichannel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
& }3 v6 S' Q$ g3 n; s只要操過那個點之後電路都會維持在saturation region
. O) V2 d% v3 C5 B  s而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
2 j' c$ g& j* Q' _而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
7 a! W: k/ b+ i3 v$ H若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
% i# y) P- |& B0 \: x& J* r4 _' @當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
& O# W0 r4 m3 Y所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
: R# d  }5 G# M如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

! j$ O: w! }* z5 p" O如果覺得小弟哪邊觀念不對，希望大家不吝指正
+ z# a0 F4 B/ L$ z8 O" k5 P電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj

回復 17# Bookert0921
2 n" h  c1 V! t3 n6 {. f) c我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
# P& @" r3 U4 L2 toutput command mode range is Vdsat7 to VDD-Vdsat6

! s2 n/ @; x* w' n2 Kif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
$ J' D' E+ }8 b. b- b# LIf you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
! `3 k) U. o$ E2 a可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD