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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 模擬OP時close loop出現奇怪的振盪現象
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[問題求助] 模擬OP時close loop出現奇怪的振盪現象

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hoodlum
1#
發表於 2010-5-21 17:41:53 | 顯示全部樓層
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???: _* F& @: d1 Q
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
3 I/ {5 n4 F! O! v' a" S, A3 k- jMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
/ O0 P& l' `, B/ X( T1 H: W若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的9 R0 {, _! _, w1 k- V, @4 z
頻率響應結果並無法對應到你的暫態響應結果
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