The Most Difficult Key Technologies for 3D?

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■應用材料公司TSV 計畫資深策略處長Sesh Ramaswami■

) v( a7 q6 v/ ?, J今日的半導體產業面臨前所未有的挑戰。由於想在各式各樣的電子產品，諸如行動通訊與娛樂裝置，汽車電子與生物辨識產品，讓產品上的元件密度、速度與功能維持與過去一樣的進展，然而這些日趨複雜的裝置需要在更小的單位上，擁有更強大的性能，電能耗損卻要更少。因此，他們需要不同形式的元件，如邏輯晶片、記憶體晶片及類比晶片，加以組合或有效地結合在一起。

( a0 |, Z( d  e: `傳統上將各種元件形式單獨設置並不合時宜，因為運用放大電路特性，來增加記憶體元件的密度，困難度高且成本昂貴。此外，由於這些年來處理器性能顯著大增，記憶體存取次數的進展卻如牛步般緩慢。兩者間的差距不僅限制了系統性能，也讓未來多顆核心處理器的運用礙手礙腳。

這些問題都讓技術朝向3D解決方案發展，運用矽穿孔（TSV）技術，垂直整合或連結相似或不同的元件。這些穿孔成為垂直導電的通路，讓晶粒訊號通行無阻。

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在一些例子中，這些矽穿孔是透過創造出的中介層而來，將晶粒連結在中介層上所產生。這些晶粒與晶粒的連結，可以從傳統使用金線黏合技術的數百條連結，進步成使用矽穿孔技術的成千上萬的連結，因而原本週邊毫米級的連結線很容易被僅有一些微米長的垂直連結線所取代。這項進展能讓任何連結技術獲得最短的等待時間及最大的頻寬。

0 J8 ?5 w! ?! n+ E. k+ V原先這種技術發展已常見於晶圓代工廠以及IDM廠，近來情勢漸漸轉變，封裝測試廠以及基板製造廠也開始採購相關設備，以利執行矽穿孔計畫。
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. {  b9 \" O7 A矽穿孔技術所使用的製程步驟，與晶片上其他導線結構的製程相類似。同樣地，矽穿孔技術也要求晶片製造流程、終端產品設計規範以及關聯步驟整合架構，都有一定的製程需求及每項步驟的成本管控。
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身為奈米製造技術的領導廠商，為建立矽穿孔技術的研發能量，應用材料公司積極與台灣的晶圓代工廠、封測廠，以及工研院共同合作，加速3D晶片堆疊技術商品化的開發。為推動這項重要的技術，工研院已採用應用材料公司整系列的矽穿孔製程設備系統，為此應用材料公司會全力提供技術及人力支援，以確保客戶成功。「運用創新，成就產業」是應用材料公司一貫的堅持，也是對半導體產業最佳的承諾。

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在一些例子中，這些矽穿孔是透過創造出的中介層而來，將晶粒連結在中介層上所產生。這些晶粒與晶粒的連結，可以從傳統使用金線黏合技術的數百條連結，進步成使用矽穿孔技術的成千上萬的連結，因而原本週邊毫米級的連結線很容易被僅有一些微米長的垂直連結線所取代。這項進展能讓任何連結技術獲得最短的等待時間及最大的頻寬。
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原先這種技術發展已常見於晶圓代工廠以及IDM廠，近來情勢漸漸轉變，封裝測試廠以及基板製造廠也開始採購相關設備，以利執行矽穿孔計畫。
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& J' d* O& C+ Q矽穿孔技術所使用的製程步驟，與晶片上其他導線結構的製程相類似。同樣地，矽穿孔技術也要求晶片製造流程、終端產品設計規範以及關聯步驟整合架構，都有一定的製程需求及每項步驟的成本管控。

身為奈米製造技術的領導廠商，為建立矽穿孔技術的研發能量，應用材料公司積極與台灣的晶圓代工廠、封測廠，以及工研院共同合作，加速3D晶片堆疊技術商品化的開發。為推動這項重要的技術，工研院已採用應用材料公司整系列的矽穿孔製程設備系統，為此應用材料公司會全力提供技術及人力支援，以確保客戶成功。「運用創新，成就產業」是應用材料公司一貫的堅持，也是對半導體產業最佳的承諾。

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Moving 3D ICs into Mainstream Design Flows
Chi-Ping Hsu, Senior V! ice President, Research and Development, Silicon Realization Group, Cadence

; f( ?; H& u4 V! eVolume production of 3D ICs with through-silicon vias (TSVs) is expected within a few years. Early adopters of this new technology can expect higher bandwidths, lower power, increased density and reduced costs. But without “3D aware” tools and a mature supply chain ecosystem, 3D ICs cannot move into mainstream IC design flows.

3D ICs are attractive because they enable an assortment of die, manufactured at various process nodes, to be stacked. For example, a 28 nanometer high-speed digital logic die could be stacked with a 130 nanometer analog die. Thanks to such capabilities, heterogeneous 3D ICs with TSVs are expected to have a broad impact in such areas as networking, graphics, mobile communications, consumer devices and computing.

" C, {4 t7 _6 m7 dRead more

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(20110520 14:52:23)新產品AquiVantage製程提供更佳的Interposer及Via Last金屬化製程， 省卻CMP及黃光微影步驟， 進而大幅降低晶片與機板間導線的製造成本

3 l8 M0 f  q* M: w6 n法國馬錫--(美國商業資訊)--Alchimer 為奈米薄膜製程中位居領導地位之廠商， 其產品廣泛運用於3D封裝， 半導體導線， 微機電 (MEMS)及其他電子產業。 該公司今天宣布推出新產品， AquiVantage， 全新濕式製程技術， 可用於interposer， RDL之導線薄膜層， 大幅提升Via Last 晶圓背面導線品質。

AquiVantage 運用了 Alchimer 在矽穿孔 (TSV) 製程的濕式製程技術。 該製程不僅產出高品質薄膜， 也同時簡化整體流程， 省卻成本最高昂的兩道黃光微影製程。 這對於3D 晶片封裝領域， 產生根本性的結構變動。 整體來說， 該製程將可以降低interposer 高達50%的製造成本。 它可以容許使用更厚的晶圓， 而無需昂貴的載具 (wafer carriers)。 對於快速蝕刻所形成的扇形側壁表面 (scalloped via) 該製程也能夠提供高度均勻覆蓋之薄膜。 這些特點皆能全面增強客戶的成本優勢。
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AquiVantage 完全適用於 via-last 3D 封裝製程， 亦能帶來同樣的高成本效益及簡化製程。

Interposer 介於堆疊晶片及印刷電路板之間的中介層， 勢必為3D封裝邁入量產的關鍵。 該中介層作為半導體及電路板間， 主要的資料， 電力等等的連結界面， 而為智慧手機， 平板電腦及其他電子產品的主要組成元件。

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Interposers 包含 TSV 結構， 正面重佈線電路 (以利連結至堆疊晶片)， 背面重佈線電路以及凸塊 (bumping 以利連接電路板)。
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AquiVantage 濕式製程包含有 TSV， 正面絕緣層， 障壁層， 銅填孔/RDL， 並省卻傳統 CMP 及乾式鍍膜步驟。 該製程能充分支援極小 via 尺寸及高深寬比。 對於晶片背面薄膜製程， AquiVantage 所具選擇性的絕緣層薄膜， 完全無需傳統黃光微影曝光/顯影/蝕刻/清淨的繁瑣步驟。

對於整體供應鏈中IDM， OSAT及晶圓代工者來說， AquiVantage 製程提供大幅降低成本的機會以及更佳的營運利潤。 除了製程上的簡化， 經濟效益更來自於省卻傳統乾式製程所用設備支出， 及相關操作成本 (電力， 無塵室空間及其他相關開銷)。
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+ z1 I" m& A$ f: n7 C, o9 T# D“Alchimer整套產品線再次的擴充， 這代表我們又往目標邁進一大步， 能夠真正提供業界全新的金屬化製程。 針對目前現有薄膜在性能及成本上所面臨的挑戰， 以我們在分子材料科學上的深厚基礎， 進而發展並提供一套完整的薄膜解決方案， 更延伸至 wafer bumping” Alchimer 執行長 Steve Lerner如此表示。 “我們有極高的信心， AquiVantage將會對整個電子產業的運作模式產生正面而深遠的影響。 這將涵蓋製程的簡化， 高經濟效益， 高效率以及對於環境的企業責任。”

關於Alchimer S.A.
' v5 \# r5 }& F9 v0 k8 x: IAlchimer從事創新的化學配方、製程和智慧財產權的開發和行銷，其產品主要應用於各種微電子和MEMS的奈米薄膜沉積，其中包括晶圓級互連和三維TSV (矽穿孔)。該公司的突破性技術Electrografting（eG）是一個電化學的製程，能夠在導體和半導體產生各種類型的超薄鍍層。Alchimer的潛力最初由法國創新署 (OSEO) 策略產業創新計畫所確認，該計畫支援具有商業化價值的最先進技術。Alchimer成立於2001年，是法國原子能總署（Commissariat a l'Energie Atomique，CEA）的分割資產。總部位於法國馬錫，並於當年獲得法國研發及產業局（French Minister of Research and Industry）頒發的「高科技新創公司國家首獎」（First National Award for the Creation of High Tech Companies）。公司現為歐洲前100大具前瞻性公司（Red Herring Top 100 European Company）之一。請瀏覽Alchimer網站：alchimer.com

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【桃園訊】」阿托科技總經理黃盛郎表示，晶圓堆疊封裝製程（3D package）及3D IC技術，將改變台灣半導體產業的歷史，因此，阿托科技在觀音工區設立半導體先進製程技術研發中心，供封裝凸塊表面處理、高階載板表面處理，及矽穿孔電鍍 （TSV）技術開發使用，為德商ATOTECH在海外的第一座，用以發展次世代技術。

+ S: |9 k# t2 n! O* V黃盛郎表示，將從原廠引進三條先進設備，包含可應用於8吋及12吋晶圓雙面線路製作及矽穿孔電鍍裝置DSP （Double side plating）及專為下世代微細線路製作所開發之高精度電鍍設備SBP （Single Board Process）。目前已與晶圓封裝廠商展開研發合作計劃，先建立小規模生產的試驗線，再據以放大為量產線。
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! Q! a3 I- q3 r( {$ \' m阿托提供整合製程技術、DSP & SBP設備及藥水的完整解決方案，領先競爭對手及同質性產品。從早期只專注在PCB化學製程技術，逐漸轉型以載板及HDI為主力，目前更朝半導體產業挺進；以其核心的技術，經不斷研發與升級，轉化為晶圓封裝應用。

: E1 e5 R1 b& \高功能單晶片的特徵是，晶圓愈做愈大，但為因應終端產品輕薄短小化，晶片及封裝載板卻愈做愈小。精密電子朝向極大化與極小化的兩極發展，當平面化封裝到達極限，要滿足微小化的需求，唯有將晶片封裝立體化。

  D5 [- N, Z$ s8 G3D立體封裝（3D Package）是將多個封裝體（package）或多個同質或異質晶片作堆疊以打線或TSV方式進行互連。此種高難度技術已有商品問世，雖仍不普及，國內已有業者與阿托科技攜手合作。