想詢問使用DC合成，為何硬體卻動不了

lj0113

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各位先輩：

6 w+ t  F$ y% T* N" L小子目前在處理一個硬體，合成後其輸出waveform經過reset，然後再幾個clock cycle  其輸出就開始呈現unknow狀態
. f, }* P2 \3 z2 i- O由於這個硬體不是我負責  我得負責把它合成出來....造成我不確定原因是否是rtl亦或是我DC constraints下的不夠好
; l& P/ H% j# p" {( I5 _: X1 P) A6 x但我知道有人合成完後，電路是可以function work(不過我實在不太好意思  一直去打擾那人= =)

  B9 ~( A9 C( d, f* `7 K% t4 W4 z* t以前我用類似這樣的constraint去合成比較小的電路都是ok的，目前這個電路真的比較大，所以我在想說百分之百一定是DC這邊constraint設定不好= =
, P- {/ B) ^$ n: ^3 K8 g1 ~導致我合成出來的硬體造成輸出都是unknown
# N! y/ g6 x' r" E, x+ N' ~  t, WK了一些資料  但尚未發現一絲一毫哪裡有錯....
  o" C3 u9 `; G1 O* P$ w7 N我的constraints大致設定如下東西   使用的製程是TSMC 0.18um：
- Y/ ^2 F: \  E! U+ L! \8 O
0 h! m4 F. ]9 A) }) H( w: L; ?建立clock

  G* i# p+ O9 q$ _9 l8 }2 @set_wire_load_model -name tsmc18_wl10 -library slow
/ |& x( \$ E# U- B: x& A: Yset_driving_cell -library slow -lib_cell DFFX1 -pin {Q} [remove_from_collection [all_inputs] [get_ports clk]]
8 Z; g% A! x  |* V, Z! Yset_driving_cell -library slow -lib_cell BUFX4 -pin {Y} [get_ports clk]
set_input_delay  [expr $clk_in_delay + $clk_in_pad_delay]                  -clock clk [remove_from_collection [all_inputs] [get_ports {clk}]]
1 Z3 O) C* S* ]; z' Oset_output_delay [expr $clk_out_delay + $clk_out_pad_delay]           -clock clk [all_outputs]
set_load  [load_of "slow/DFFX2/D"]  [all_outputs]
[remove_from_collection [all_inputs] [get_ports {clk rst_n}]]

richard0301

先check reset是同步reset,還是非同步reset,同步的看一下是否有recovery/removal violation ,非同步就看你testbench產生reset的時機

digo

你的design有multi clock嗎？如果沒的話，我猜是你reset的constraint有問題，不然就直接看一下waveform就好囉，剛reset完就變unknown，還滿好追的吧？
+ n# h0 V% C1 K6 q
9 c; ]6 _/ O4 f+ [既然有人合出來可以動，何不跟他要script來trace比較看看呢？不用一定要叫他解釋啊，你都會synthesis了，會看不懂他的script嗎？

leonhsu

可以查一下是timing 的問題，還是function的問題，
跑一下Sta 和 LEC 吧！