關於systemverilog的testbench

makejie3

想請問一下各位先進，
2 b0 E+ c& G: k/ E3 ~, a如果已經用systemverilog寫好兩個testbench，
+ d6 M3 Z; a! j( }% z, H6 a  E例如AA.sv和BB.sv，
AA.sv和BB.sv都是用program block包起來的，

" K& z) n- e) N9 e那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
) S0 Y& Y( u) Z" U% Z直接將兩個檔案依序讀進去執行好像不是這樣的效果，
2 L  X6 |. {0 }; p請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？

謝謝。