關於systemverilog的testbench

makejie3

想請問一下各位先進，
# X/ ~9 q$ J' h9 `" M如果已經用systemverilog寫好兩個testbench，
9 h$ ~: M* U+ S例如AA.sv和BB.sv，
, q6 J' Y: A, `# g& iAA.sv和BB.sv都是用program block包起來的，

) q; K9 M; X. {那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
+ f" Q% g5 }  D; a請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？
: t" R$ L7 X: o3 W/ Z9 O( p
( e+ H1 h) |" j謝謝。