關於systemverilog的testbench

makejie3

想請問一下各位先進，
! y; u; |0 V+ s如果已經用systemverilog寫好兩個testbench，
3 `' X  c' K/ _9 C例如AA.sv和BB.sv，
% \+ i% m5 J% M. [4 d% K  ?AA.sv和BB.sv都是用program block包起來的，
" a+ O6 U, u! A2 i. n3 P
0 |, ?0 w" X$ Y% p0 R( `那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
' O1 @1 I6 S5 O+ j1 L5 _4 N請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？

9 V1 ~2 x# x* m  ^; \; S  O謝謝。