2-4解碼器測試驗証程式編譯錯誤

card_4_girt

5 u0 O- A; W; C* W; Z" V
你的錯誤有以下幾點: (關於指令解釋以及程式檔請見此帖最底下)
1. `timescale 1ns/1ns (請把第一行改成跟這裡一樣的"標點符號")
2. module the_2-4_decoder_testing_and_certification_program;
+ g  G" |( ^8 c1 A    必須改成
    module the_2_4_decoder_testing_and_certification_program;
% z2 O+ C8 t) J+ ?$ H" }$ U/ y: X: B
5 i8 d& S7 V) K" d7 f9 `8 Z編譯雖過但必須注意的地方:
$ `$ u  U1 w8 f2 m: h; l1. fopen可以適時在後面加入要寫入或讀出，會比較知道動作，比如說
    $fopen("result.txt","w");
( x& E+ Q/ R9 O5 ~! C, O& D7 T3 s9 }    模式有w(寫入至未存在或已存在的檔案)、r(讀出)、a(寫入至已存在的檔案)等
    w的寫入方式是尚未存在的檔案會自動創造且寫入程式訊息，或是對存在的檔案進行覆蓋性寫入，因此每次執行完的結果會把上次結果全部蓋掉
3 o4 i- ]: ^/ `7 Y. F: _, U5 l& c    a的寫入方式是尚未存在的檔案會自動創造且寫入程式訊息，或是對存在的檔案進行非覆蓋性寫入，因此每次執行完的結果會顯示在上次結果之後
# [5 ]% S# O8 D; X+ e; c  x    你也可以參考下面的頁面:
    http://www.asic-world.com/verilog/verilog2k3.html

2. 因為你的程式含有$stop任務，對testbench會使模擬暫停，因此對後面才定義的task宣告來說並沒有作用到，最好是能在initial begin...end區塊之前就定義好task
3. 你沒有呼叫你的"CHECK_y" task，所以就算把測試的pattern寫出來也沒有作用，應該要想辦法代個值給CHECK_y，才有機會知道TX_ERROR是否為0，並輸出對應的訊息以利debug
- C/ k* @5 L5 _4. 不清楚哪一個是你的第一個輸入，不過我是把它當成{b,a}={00,01,10,11}來看，那麼你應該將刪除線部分改成紅色部分，不然會少一種輸入的可能性
- J0 g) e% e1 Y( U1 g- Z4 G       //{b,a}=2'b00;
       a=1'b0;
; G2 h+ l# x; m- E6 ?        b=1'b0;
" `2 ~- U- p: s- U  {" L2 Q        //{b,a}=2'b01;      
( z: s3 ~( ~2 F# k* H* f        #100
        CHECK_y(4'bxxxx);
        a=1'b1;
' e* ^0 C* P1 R% ]" b# g' C       //{b,a}=2'b10;
" m5 ?6 V; V# Y        #100:
4 w3 z- `  m. |+ w        CHECK_y(4'bxxxx);
        a=1'b0;                 
3 U* X) r, g" e; B5 }9 e8 V# @        b=1'b1;
        //{b,a}=2'b11;      
        #100
        CHECK_y(4'bxxxx);
        b=1'b1;  //{b,a}=2'b10;
        a=1'b1;  //{b,a}=2'b11;
        #150
        CHECK_y(4'bxxxx);
: E1 l$ Q0 N, Q
: y  w# v2 Y1 }  k5. 關於詳細的解釋，以及可用ModelSim 6.2版模擬的do file(.do)、改過的testbench以及2 to 4 decoder的設計檔，都在下面這個附件中，可參考看看
3 a* R8 b& b$ \3 ]

希望對你有幫助!!