懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

. u: Y. |8 `2 j, S; k! X
6 X: J! w2 e$ F9 Q/ p9 i4 T9 L多次測試中
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0 x  V- i" n+ W5 A8 Q

% D. F. p/ c* n1 k0 T5 @( G/ iVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
. a5 C. f1 B% w' ~: |9 q! l! o
疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
/ z7 O) o+ v1 U  X3 a, _
7 A2 g6 V. Q& t# `+ ~# J----------------------------------------------------------------------------------------------------------------
PS：
1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
$ M& A1 X, V3 {% W9 S9 ]$ p3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

7 `3 |3 f9 s# `- l+ k6 S1 O

CHIP321

回復 7# marvel321
+ p+ V5 X' a6 I9 s- M# A! MDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
* i* y( \3 n3 N9 O这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
6 F' _! {4 n4 y5 @搜集到的可能的解释有：
5 \" v: i% L) t' _& G; S5 f( j* F2 H* {
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
, k! U8 f" V, k# j. ^2 Y* C2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
8 ?# v9 E% B8 J& I8 h* U4：浮栅初始电位差异
. @" f4 P% v5 J- q+ M2 I% n8 G
4 d7 C1 b" t; ]6 [对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
8 s2 E  m3 T; ^( H- L对于3，缺乏资料，待验证
对于4，我最认可的答案
, u- O( j, V( h9 q% m
7 s, ^5 f7 r2 O' U$ l但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
0 d, [% j; [9 [3 {" R但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
3 @$ k; R: G( `+ X4 v其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
4 ~  D# ?* t2 t7 @. J; G悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
6 S) r6 [" y7 k4 D* p' J4 G* z! F9 w
舉例GGNMOS single device for HBM test
) g' V1 Q' M8 v9 z7 [; }only 2 pin (I/O and GND)

3 s  ?6 [- c' r1 b9 `" `+ }5 VGGNMOS (drain-I/O; source & gate & sub - GND)
5 R4 s9 o! e% G+ v; K' }記住ESD一個重要rule, drain contact spacing會放大,

  r; H1 j$ D" W  r5 X; A$ B0 w假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K

這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
* \! }  @) j, {' q3 o: M! D; R要考慮可能反過來打負電壓其實是沒有ESD bypass path~
- \$ ]& C$ Q7 R, [! c
3 u) ?8 S! P- J(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
/ d, O* J. J  s9 v3 n: ghttp://bbs.innoing.com/thread-11817298-1-5.html

postme

应该是接地线的分布参数的问题我猜

postme

多次測試中
( J, R" c/ T0 S) r2 Z. a---------------------------------------------------------------------------------------- ...
$ E0 A/ O- A) M4 ~CHIP321 發表於 2011-12-30 10:35 AM

5 N! ~1 }& ^+ @  F1 u, B看似相同的注入出现不同的结果，好奇怪，测试点的对称性

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
/ C7 P1 g  H2 x/ W& C2 V6 f; \                                                            2. Junction順逆偏造成的差異
4 a8 P1 e! S0 P
再者如果是單顆元件應該有接近的HBM level
' c, D1 j* T* U  S" X- n% H. V如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
; ?& \( B3 z; }
& S% p$ \7 u$ Y" c0 Y( q4 L7 a但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

marvel321

我的理解如下，希望LZ采纳：

假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
+ I7 }% l5 B; G" X6 t  c% g6 IVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
( D2 k) H6 }/ ^
如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。