懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

( V6 B+ s0 {1 x' u( G
, y1 Q; [3 u' N! f多次測試中
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3 G4 \9 w) L: ]- q
! s, A) d  J$ m6 s; J
2 ~. a% E2 J- r; f7 S+ g7 Y$ VVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
8 T2 h# f$ }* Y/ f6 Q! j; z# N9 `- P
5 V3 A, v4 n+ }2 G7 k4 o' Z疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
6 J* E/ i) P! M( B# C! Z
----------------------------------------------------------------------------------------------------------------
. j& A: Z& V, R  O" O( t7 SPS：
; ?: {2 l' F7 S. c( `3 C1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
( R' v% Y8 E2 L# I/ A3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

# i# m+ A6 u4 H8 B# Q# u$ j6 B

marvel321

我的理解如下，希望LZ采纳：

假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
/ S) w3 g2 q, {4 }- H9 j) z假定初始状态整个电路处于0电位，
  `8 N' o/ p( n# v" F, [5 {Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
3 b# d% g  g" m  k* aVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

! r# o2 E% f; w" R1 k; `如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
$ f, R' k# r- d' E0 ~; T                                                            2. Junction順逆偏造成的差異

- w4 J0 R; Z# S2 g' y再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.

但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
1 W$ d) g7 [6 M  A9 w- P1 ~6 l---------------------------------------------------------------------------------------- ...
1 D; Q" Q/ _/ O9 jCHIP321 發表於 2011-12-30 10:35 AM

看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
( l0 q5 X. U3 ^( E+ khttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

舉例GGNMOS single device for HBM test
only 2 pin (I/O and GND)
) J/ k0 q' h2 Y! [4 m+ e2 v1 _
GGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,

假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K

2 c, r1 k6 i( R/ K  W$ W. X這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
要考慮可能反過來打負電壓其實是沒有ESD bypass path~
$ g+ O9 `; M1 ?% O" A1 W' z
' o3 s$ I# v- [& ~9 Y/ Q; }(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
& K8 B6 P7 B4 L# n* K3 _* s这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
搜集到的可能的解释有：

. O6 O0 q0 o3 T. q* o& i1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
5 p4 l( m& v, S% A  N) l# |! h2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异
! q6 U1 e' p( a) X- q& h3 z7 E5 Q% Q
对于1，缺乏更完善描述问题的资料，不理解。
/ |  e/ O- e2 x, {+ h+ ^' g, L8 p对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
8 y" k! |9 W9 v/ ^对于3，缺乏资料，待验证
+ n8 ~6 s% H9 T) F对于4，我最认可的答案
! L1 ^1 a/ q- k
! F3 P) d/ A% B9 E" [但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
; x8 K7 `. ~$ P* T1 Y, C  ^但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

' a: l9 `1 l( U1 i) J  Z( H问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
. ^7 A$ e$ t2 @  e其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。