懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

* A! g- F. }) J
% n4 |3 `. G& ?" u多次測試中
& f% b! Z' L& R7 ^: `4 W, Z, }) P6 m---------------------------------------------------------------------------------------------------------------


VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
0 n  W* i( X; F" J
5 j5 y0 H% C$ W3 j( Y疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
2 m9 g& x$ _* g( A  S# ~
! j6 |& P  B0 ~4 u3 f$ _! K7 U----------------------------------------------------------------------------------------------------------------
/ n; b: }; X* d* XPS：
1假設電路結構是模擬+邏輯電路，無SR
: u  h5 o* I; R9 b2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
9 A" t2 u6 \* ?7 `2 Q& k搜集到的可能的解释有：
& y# J1 [3 _1 Z, }7 c
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
9 f: ]' S8 C+ Z; ]( R: j2 |6 U3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异

对于1，缺乏更完善描述问题的资料，不理解。
$ K6 r- t$ q2 i/ S2 P5 g  h! E对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
对于3，缺乏资料，待验证
对于4，我最认可的答案
& A" ?0 U- m3 t
$ D5 R3 p! z3 t! F但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
; U: J4 X1 I2 U* Y" V但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
' r6 ]* D% z' y我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
  O4 J4 Z9 E& f而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
9 y( y9 `% t8 y
7 F! D3 Y- D7 \% A+ x2 J+ h$ s: u问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
: I2 p- Z3 Z3 r悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。