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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › LDO電路paper看到的一些問題！
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[問題求助] LDO電路paper看到的一些問題！

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ziv0819
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1#
發表於 2012-5-18 16:30:06 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 ziv0819 於 2012-5-18 04:34 PM 編輯
) f, W, u, q# U3 `% x8 o* ]9 @$ Y: M/ C
這部份是說明esr補償的部份！' o$ u: E. V5 H- ~& H2 m6 i
有些東西我看不懂想請問各位大大！感謝！
( n8 ^6 G; U( uThe incomplete pole-zero cancellation may
1 X! w( `4 [  h# Flead to instability of the LDO in the worst condition. Small
& `! Q$ m) E' Spole-zero frequency mismatch within the unity-gain frequency- k: e, b& n/ x2 `8 G4 B
can  degrade  the  quasi-linear  transient  settling  behavior  [6],& x% r( _2 \  ^3 l/ C
[7] of the LDO upon load switching. Even worse, if the ESR* I0 i* l  A) R2 S2 s
zero  approach  is  adopted,  the  resistor  leads  to  large  output* P& z& R% L9 x4 Q0 P
overshoots and undershoots during massive load-current step, [& r' ]9 H7 f' B7 s+ M( p
changes especially when a low-value output capacitor of# V3 B) C( P5 j3 o# Z+ d
micro-farad range is used.
9 H: V1 G; V' W$ S7 g% H1 f( N- v, B% M0 ?: B4 Q# ]' P! v
我自已想這段話大楖是說明
9 ^& s5 X1 Z; {, }$ _3 g" o若是esr補償點跑掉的話
2 x* Q* B5 N% s& B在esr電容較小的情況下~
7 ~: r* U- G9 p% u( u$ `輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
3 x. D% u5 X$ o( j# o1 q3 @# S(overshoots and undershoots指的是跳動吧？？)) b0 L; U8 Z' [( A( M
不知道這樣是不是正確的意思？？
  {- t# B. ]5 G* H1 s& ~另外紅色字體部份有大大可以幫我翻譯一下嗎？？
  V5 \$ j" |6 u不太懂紅色字體正確的含義是什麼？？感恩！5 b( R. I9 G% q2 o& \

3 W- i+ U# f+ c! M6 I9 u$ X另外想問一下~如果本文真的是我想的這樣的話！
& \/ h6 K) e9 {9 C有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？- Y% n- W# t, W" s; h9 ^& t% y
是否有paper在說明這個部份的原理？
4 |" y  v$ [  P( F  ]這個現象有什麼特殊的名詞嗎？？謝謝！
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billlin
2#
發表於 2012-5-21 10:30:57 | 只看該作者
是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
9 x* J. Y( B+ t& h1 o但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
% z5 y& g5 U6 f由於zero不可能跟pole很精確的抵銷,
# s" {& _  E$ b1 A6 w所以會造成pole-zero doublet,(有量化的公式,可以goolge)+ n  K: [; Q3 @1 A3 z
這樣會使Transient time變長,5 r- c0 ~) G; H( ]# R4 G
即使設計的LDO單位頻寬是很寬的.
( W& D% C8 |6 j; g9 R8 ~令一個是ESR zero在Load transient時.會造成壓降與呀昇
5 b! h+ v: ~0 u8 J可參考attatched file

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ziv0819
3#
 樓主| 發表於 2012-5-23 15:43:02 | 只看該作者
原來有這麼多東西是我還不懂的！) O$ g. }/ b( D$ z9 f3 Z- d# |3 D- o& {5 N
看來還需要再多多找尋這些東西的相關data! c" i/ E* _$ i6 [4 {  d" e
另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇, z9 T  F7 k+ D* q
是在講義的第幾頁？？感謝您!!
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billlin
4#
發表於 2012-5-24 11:24:38 | 只看該作者
想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下1 z  Z* p% V; {7 V8 ^' z4 n3 B1 a
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載* \% T" t# U% Z  J4 |# Q' S" ^
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻8 H! C" ^8 r/ V0 x5 w7 L
再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
8 ]" ~' }! Y0 R) P9 T3 m的電壓,降一個V.% d1 C' c( M2 s6 f! o( v$ g
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載5 G7 |7 M1 S; O4 ]& d; \. r
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
6 K5 N5 V" W3 _) X, j再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
4 O+ G2 m, O: {5 D  G的電壓,昇一個V.) S$ A9 n: u6 ~  h
這個大蓋就是attatched file裡面的Vesr電壓的來由
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ziv0819
5#
 樓主| 發表於 2012-5-24 17:53:32 | 只看該作者
哇~~太清楚了~這樣一講我就有了解了！' |5 X) t. ~, T5 F. ]
感謝大大的幫忙！- Q  l5 S- I) K
這樣我省了好多時間喔！
3 B! P6 l( ?5 ~% A) h* a果然給會的人一點就通~
: w, s: M: W% V4 f0 k自己查資料需要比較多的時間！
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6#
發表於 2012-5-24 20:04:47 | 只看該作者
最近也正在考慮作LDO，不知發展為何?
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ziv0819
7#
 樓主| 發表於 2012-5-24 21:00:52 | 只看該作者
你指的發展若是指個人研究這個題目對未來發展的話
# ]/ I1 Z! C# n1 }" t9 W) ^我可以說這是很好的類比電路的題目
% D% S( H8 a- S9 ?1 ]目前ldo的重點我覺的是補償的方式; r% q+ I% _" y$ }1 W, m
所以若補償方式都很上手的話- W- z9 \$ _; p  @
未來轉其它的類比電路都會很容易就可以上手！
2 B/ E) b" q1 K) x有錯請指教！謝謝！
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tepiwang
8#
發表於 2012-5-28 10:34:27 | 只看該作者
學習 學習  !!!!. Y) d9 L. ^# s4 t; [2 n
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!
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9#
發表於 2012-5-29 10:51:34 | 只看該作者
很不错，学习了。。。。
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10#
發表於 2012-6-5 10:29:54 | 只看該作者
学习学习 灰常的谢谢了
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11#
發表於 2012-6-5 19:06:35 | 只看該作者
感謝  學習了!!資料也很好
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shafon
12#
發表於 2012-6-11 18:06:56 | 只看該作者
不錯的思考...學到新東西  
  f  l; G$ c" f謝謝...
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tq01qaz
13#
發表於 2012-6-30 18:14:38 | 只看該作者
下來看看，7 {% L- r# s- C6 s! u* H
不知可以不
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sachiel
14#
發表於 2014-6-3 11:27:39 | 只看該作者
很棒的資訊，感謝分享
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hoodlum
15#
發表於 2014-6-11 13:03:18 | 只看該作者
. f" Q: X3 @( G6 m
有關pole-zero doublet 跟系統暫態行為的分析
, O  a% o, E" T附檔中的文件有不錯的說明2 d. D' J2 x4 H+ b  f; `' l0 u- V
大意是說若這個double的位置在高頻
# J% I1 ]( t5 `& w* x則暫態時間較短, 但會有較大的voltage error! d- ~# L4 E  h) M9 J
若這個doublet 的位置在低頻" x5 t% E6 D2 a; @7 D
則暫態時間長, 但其voltage error 會比較小

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Jei
16#
發表於 2014-6-25 16:57:06 | 只看該作者
最近也在看這篇，學習學習!
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17#
發表於 2015-3-3 15:00:57 | 只看該作者
高手雲集,學習中!!$ s, j1 m7 c/ z% w+ H: V- e
希望自己也能早點弄熟
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18#
發表於 2015-3-3 17:07:19 | 只看該作者
哈哈，這個討論串讓偶獲益良多，甘溫啦！
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19#
發表於 2015-7-21 14:09:28 | 只看該作者
感謝大大分享喔!
4 {! v  ?# z1 F$ A% ^* y感謝大大分享喔!
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