LDO電路paper看到的一些問題！

ziv0819

+ Z, u4 B+ {7 \& D$ o( }4 k$ U) f( p* [  @
這部份是說明esr補償的部份！
有些東西我看不懂想請問各位大大！感謝！
/ @; [" h( {# {% i$ Z( H! WThe incomplete pole-zero cancellation may
lead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
0 `4 S' J# H9 P, `+ G2 \$ [8 pcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
[7] of the LDO upon load switching. Even worse, if the ESR
zero  approach  is  adopted,  the  resistor  leads  to  large  output
overshoots and undershoots during massive load-current step
: E" j. I: G9 Q" w' G8 Kchanges especially when a low-value output capacitor of
4 [6 h, X- r( j2 |* K, D- E  smicro-farad range is used.
8 a) p8 c! \+ t! R: U$ H$ @
' g8 W) [  r4 Y+ \* W( W8 n# A我自已想這段話大楖是說明
$ Y% r6 W2 S% Z8 @若是esr補償點跑掉的話
1 a% N# S/ W. P, T) _在esr電容較小的情況下~
輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
2 T0 \) _, t& ?8 E( g: j另外紅色字體部份有大大可以幫我翻譯一下嗎？？
- U% R# E5 O% i不太懂紅色字體正確的含義是什麼？？感恩！
# l. u) _) r' h- a* G& L
另外想問一下~如果本文真的是我想的這樣的話！
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
1 g2 d7 R+ x1 B# z3 n, F是否有paper在說明這個部份的原理？
這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
4 j5 z: S! M: R$ w2 Y所以會造成pole-zero doublet,(有量化的公式,可以goolge)
% n4 Y! r8 _9 ]7 _# t這樣會使Transient time變長,
2 _$ a% A, e3 y2 r0 Q. g+ E即使設計的LDO單位頻寬是很寬的.
令一個是ESR zero在Load transient時.會造成壓降與呀昇
* t! L, Z# l, o2 B* G$ `, g可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
$ c/ }$ Z* d' t看來還需要再多多找尋這些東西的相關data
另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
* B8 _- P  O# S: E  O: X是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
的電壓,降一個V.
+ g# a+ a6 u- f/ c- \; w+ S當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
1 y; K6 s$ f8 h4 i# C" p" l6 \. Q0 H這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
8 c  O+ D$ B0 t4 I0 j的電壓,昇一個V.
4 p' p5 O- d) K& ^8 G2 E這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
7 b" l& B% F+ {/ {1 r' y0 i, B6 p感謝大大的幫忙！
6 |, o9 N  @4 K2 b  k6 j這樣我省了好多時間喔！
) }0 R; g" H4 p/ w# P6 `3 X果然給會的人一點就通~
2 l( X7 t7 b  K3 }% u自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
2 r  C9 M' R' N% I- p' X* i我可以說這是很好的類比電路的題目
7 Y" X. ]) e+ U. P  ~; Z( L- Q" g目前ldo的重點我覺的是補償的方式
所以若補償方式都很上手的話
& S+ H; L% Q0 B" ?! M未來轉其它的類比電路都會很容易就可以上手！
有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
: k2 L' c7 C* s+ J4 g粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
# z/ t2 y! N" D6 O不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

有關pole-zero doublet 跟系統暫態行為的分析
附檔中的文件有不錯的說明
' v6 Y* z: e5 v  G/ ^大意是說若這個double的位置在高頻
9 G2 q* s+ r1 O* {. J則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
0 [) f6 V( A9 L! r6 j希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
  W( D3 {$ _9 z; ^, g感謝大大分享喔!