新思與思源合併

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新思科技與台積電共同開發16奈米FinFET設計架構   獲頒台積電「2013年度最佳夥伴獎」表彰新思科技共同參與FinFET技術開發的卓越貢獻
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/ Z# l5 i! r. y. z  e' S7 w: }! J(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)新思科技與台積電共同開發16奈米FinFET設計架構，獲頒台積電開放創新平台(Open Innovation Platform)「2013年度最佳夥伴獎」(Partner of the Year 2013)。該獎項用以表彰新思科技廣度與深度兼具的專業技術，其與台積電共同開發的16奈米參考流程(Reference Flow)已成功運用在四核心ARM® Cortex™-A15行動處理器的設計中。新思科技所提供的設計基礎解決方案包括: Design Compiler®、IC Compiler™、StarRC™、PrimeTime® 和IC Validator工具。

' k. {' |3 _, v0 N台積電設計建構行銷處資深處長Suk Lee表示：「新思科技對寄生元件參數擷取(parasitic extraction)等基礎技術貢獻良多，使雙方共同客戶能順利與FinFET製程技術接軌。我們很高興將2013年度最佳夥伴獎頒給新思科技，也期待繼續協助我們的客戶開發出高速節能的創新設計。」
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1 B8 ^" u, _% |$ a新思科技產品行銷副總裁Bijan Kiani表示：「我們非常榮幸能獲頒台積電這項高度殊榮。FinFET的技術複雜，其成功有賴半導體生態系夥伴的密切合作。我們在16奈米FinFET製程上與台積電的密切合作將有助於雙方共同提升晶片設計的技術水準。」

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針對台積電16奈米參考流程新思科技所提供的支援內容
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! L% K! j. H: M; O, Z新思科技Galaxy實作平台針對台積電16奈米參考流程所提供的工具和方法論如下：

. O( \8 q( e" s, d) w) Q* {- P! H. UDesign Compiler：先進的優化技術包括元件擺置(placement)、繞線壅塞(congestion)及導線層考量(layer awareness)等面向，達成最佳結果。
" d6 o) t; e- _IC Compiler：可支援16奈米FinFET量化規則、FinFET格線放置規則以及包括PBA vs GBA時序關聯性和低電壓分析等先進優化方法論的先進技術，以達成效能、功耗和面積的最佳化。
IC Validator：透過DRC 和DPT規則檢查，驗證包括邊界規則和延展式dummy cell等FinFET參數。
% U% {7 U! L, g) T( F  z2 TPrimeTime：先進的波形傳輸延遲(waveform-propagation delay)計算能提供FinFET製程所需的STA簽核(signoff)之正確性。
StarRC：使用FinFET「實際剖繪資訊」(real profile)，能為正確的電晶體層級(transistor-level)分析，提供精確的MEOL(middle-end-of-line)寄生元件參數擷取(parasitic extraction)。